FAMÍLIAS LÓGICAS

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Notas de Aula – ELTD01 Prof. Tales C Pimenta, PhD 
CAPÍTULO 14 
FAMÍLIAS LÓGICAS 
Os circuitos lógicos são projetados para desempenhar determinadas funções lógicas 
ou rotinas. Esses circuitos lógicos podem ser implementados através de diversas formas, tais 
como circuitos elétricos, ópticos, magnéticos e eletrônicos por meio de materiais 
semicondutores, entre outros. 
O uso de material semicondutor é o mais difundido pelo custo de fabricação, 
densidade de componentes, dissipação de potência, velocidade de operação, facilidade de 
uso e interfaceamento fácil com inúmeros meios. Os componentes eletrônicos amplamente 
usados na fabricação de circuitos digitais são os transistores bipolares – BJT e os 
transistores de efeito de campo – MOS. 
As características elétricas, tais como níveis de tensão e corrente, compatíveis entre 
os componentes de um grupo, determinam uma família lógica. Em outras palavras, 
componentes de uma mesma família lógica são compatíveis entre si em termos de corrente e 
tensão. 
14.1 LÓGICA RESISTOR-TRANSISTOR 
A lógica resistor-transistor – RTL (Resistor-Transistor Logic) é implementada 
usando resistores e transistores bipolares e foi usada nos primeiros computadores, que ainda 
usavam componentes discretos. RTL foi a primeira família lógica integrada que começou a 
ser produzida em 1961, e já em 1962 os circuitos integrados foram usados no programa 
espacial Apolo. 
Figura 14.1 apresenta a implementação do inversor (a), a sua representação lógica 
(b) e a curva de transferência (c) obtida por simulação ou experimento prático. Para tensões 
de entrada VI menores que 0,7V o transistor encontra-se em corte e consequentemente a 
tensão de saída VO vale 5V. Por outro lado, para tensões de entrada VI acima de 1,66V, o 
transistor encontra-se saturado e, portanto a tensão de saída VO vale 0,2V. 
Em outras palavras, para sinal de entrada em 0 (tensões menores que 0,7V) a saída 
está em 1 (5V) e para sinal de entrada em 1 (tensões acima de 1,66V) a saída em 0 (0,2V), 
caracterizando assim um inversor. 
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Para tensões de entrada VI entre 0,7V e 1,66 V, o transistor encontra-se na região 
linear de operação, onde BC I.I  é válido. Essa condição de operação é evitada, pois 
pequenas mudanças na entrada VI podem causar grande variação na saída VO, e será 
considerada como zona proibida. 
 
Figura 14.1 – Inversor RTL: (a) diagrama elétrico, (b) representação lógica e (c) curva de transferência. 
14.1.1 Margens de Ruído 
Ainda com relação à Figura 14.1, tensões de entrada VI menores que 0,7V são 
interpretadas como nível lógico baixo, e tensões de entrada VI maiores que 1,66V são 
interpretadas como nível lógico alto. Esses dois valores são chamados de Tensão de Entrada 
Nível Baixo – VIL e Tensão de Entrada Nível Alto – VIH, respectivamente. Em outras 
palavras, VIL é a maior tensão interpretada como nível lógico baixo e VIH é a menor tensão 
interpretada como nível lógico alto. 
Por outro lado, em termos de saída, o valor 0,2V é chamado Tensão de Saída Nível 
Baixo – VOL e o valor 5V é chamado Tensão de Saída Nível Alto – VOH. 
Pode-se observar que a VOL (0,2V) é compatível com VIL (0,7V). Na verdade existe 
uma diferença entre elas, que pode ser interpretada como uma margem de segurança ou 
Margem de Ruído em Nível Baixo, dado por NML = VIL – VOL. Da mesma forma, VOH (5V) é 
compatível com VIH (1,66V). Novamente há uma margem de segurança ou Margem de 
Ruído em Nível Alto, dada por NMH = VOH – VIH. 
A Figura 14.2 ilustra uma condição normal de operação entre portas lógicas e 
representa graficamente o conceito de margem de ruído. O inversor azul (acionador) excita 
o inversor vermelho (carga). As tensões de saída referem-se ao acionador e as tensões de 
entrada referem-se à carga. Assim, tem-se: 
NML = VIL – VOL = 0,7V – 0,2V = 0,5V 
NMH = VOH – VIH = 5V – 1,66V = 3,34V 
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Isto significa que se o circuito estiver em um ambiente ruidoso, o ruído pode ter 
amplitude de até 0,5V em nível baixo, e ainda assim o circuito funcionará corretamente. 
VIVO
VOL (0,2V)
NMH
NML
VIH (1,66V)
VIL (0,7V)
VOH (5V)
 
Figura 14.2 – Margens de ruído em RTL. 
14.1.2 Fan Out 
O valor de margem de ruído em nível alto, mostrado na Figura 14.2 foi idealizado. 
Ao se conectar uma ou mais cargas em um acionador, devem ser levadas em conta também 
as correntes. A capacidade de corrente do acionador e as necessidades de corrente das 
cargas determinam a quantidade de cargas que podem ser acopladas em um acionador. Essa 
capacidade de cargas é chamada de fan out. 
Considere o circuito da Figura 14.3 ilustra algumas cargas em um acionador. 
Quando A for 0, o transistor QA entra em corte. Nessa condição o nível alto em X deve 
acionar as cargas. 
 
Figura 14.3 – Fan out em RTL. 
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De acordo com o gráfico da Figura 14.1.c, o valor mínimo de tensão em X deve ser 
1,66V para ser considerado nível alto pelas cargas. Nesse caso, tem-se: 
mA096,0
K10
7,066,1
Ib 

 
mA34,3
K1
66,15
It 

 
Desta forma, o fan out N é dado por: 
79,34
m096,0
m34,3
Ib
It
N  
Como não existe carga fracionária, a carga máxima será de 34 cargas. 
14.1.3 Fan Out e Margem de Ruído 
Infelizmente no cálculo anterior de fan out não foi considerado a margem de ruído. 
Admitindo agora uma margem de ruído em nível alto de 0,5V (para ficar igual à margem de 
ruído em nível baixo), tem-se: 
NMH = VOH – VIH 
0,5 = VOH – 1,66V  VOH = 2,16V 
Com esse novo valor, tem-se: 
mA146,0
K10
7,016,2
Ib 

 
mA84,2
K1
16,25
It 

 
Desta forma, o fan out N é dado por: 
45,19
m146,0
m84,2
Ib
It
N  
Como não existe carga fracionária, a carga máxima será de 19 cargas. 
Pode-se perceber, que quanto maior a margem de ruído, menor será o fan out para a 
tecnologia RTL. 
 
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14.1.3 Portas Lógicas RTL 
A Figura 14.4 ilustra a forma de se implementar uma porta Não-Ou de duas entradas. 
Se as duas entradas A e B forem 0, nenhum transistor conduz e a saída fica em 1. Se pelo 
menos uma das entradas for 1, a saída torna-se 0., demonstrando assim a operação Não-Ou. 
O mesmo princípio se aplica para um número maior de entradas. Portas Não-E não são 
muito eficientes em RTL. Isso não significa um problema pois pode-se utilizar somente 
Não-Ou para implementar outras funções lógicas. 
A
10KΩ
1KΩ
5V
B
10KΩ
Y
 
Figura 14.4 – Porta lógica Não-Ou de duas entradas em RTL. 
14.2 LÓGICA DIODO-TRANSISTOR 
A lógica diodo-transistor – DTL (Diode-Transistor Logic) começou a ser produzido 
em 1962 pela empresa Signetics e imediatamente provou ser melhor do que a RTL. O uso 
de diodos é mais eficiente do que resistores e a estrutura DTL é mais flexível do que a RTL. 
A Figura 14.5.a mostra uma porta lógica Não-E de duas entradas e a Figura 14.5.b. 
apresenta a sua curva de transferência. Tensões de entrada menores que 0,7V são 
consideradas nível baixo e tensões superiores a 0,9V são consideradas nível alto. 
Se as entradas A e B estiverem em nível alto, os diodos DA e DB estarão polarizados 
reversamente e o diodo D1 estará polarizado diretamente. Com isso, flui corrente por D1, 
colocando o transistor em condução. Como a queda VBE e a queda no diodo são de 
aproximadamente 0,7V, o ponto X estará em cerca de 1,4V. 
Por outro lado, se as entradas estiverem em 0V, os diodos DA e DB estarão 
polarizados diretamente e o ponto X estará em cerca de 0,7V. Com isso não há potencial 
suficiente para polarizar o diodo D1 e o transistor. Com o transistor em corte, a saída estará 
em nível alto. O mesmo ocorre se somente uma das entradas estiver em nível baixo 
(qualquer tensão menor que 0,7V). 
Assim como no caso de RTL, os valores de resistência foram escolhidos para colocar 
o transistor em saturação, quando a saídaestiver em nível baixo. 
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Figura 14.5 – Porta lógica Não-E de duas entradas em DTL. 
Os valores de margem de ruído, obtidos a partir da Figura 14.5.b. são: 
NML = VIL – VOL = 0,7V – 0,2V = 0,5V 
NMH = VOH – VIH = 4V – 0,9V = 3,1V 
As margens de ruído são muito assimétricas, uma é de 0,5V apenas e a outra é de 
3,1V. Isso pode ser melhorado pela inclusão de um diodo em série com D1, como mostrado 
na Figura 14.6.a, cuja curva de transferência é apresentada na Figura 14.6.b. Com isso, as 
margens de ruído passam a ser: 
NML = VIL – VOL = 1,4V – 0,2V = 1,2V 
NMH = VOH – VIH = 4V – 1,6V = 2,4V 
 
 
Figura 14.6 – Porta lógica Não-E DTL com melhoria de margem de ruído. 
A tensão de saída em nível alto varia muito pouco com o fan out. Isto ocorre porque 
os diodos DA e DB se encontram preversamente polarizados nessa condição e há apenas as 
correntes reversas. 
Em nível baixo o DTL absorve corrente através o transistor de saída que se encontra 
saturado. De fato o DTL funciona como um sorvedouro de corrente. 
 
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14.2.1 DTL Modificado 
No DTL da Figura 14.6, quando pelo menos uma das entradas A e B está em nível 
baixo, o transistor encontra-se desligado. Quando as duas entradas A e B passam para nível 
alto, flui corrente pelo resistor de Ri, pelos diodos D1 e D2. Essa corrente carrega a base do 
transistor, e quando a base atingir aproximadamente 0,7V o transistor entra em condução. 
Uma possibilidade de acelerar esse processo de carga da base e consequente aumento de 
velocidade da porta lógica é pelo uso de um resistor Ri de menor valor. 
Por outro lado, valores baixos de resistência permitirão correntes maiores pelos 
diodos D1 e D2 quando as entradas estiverem em nível baixo. Isso sobrecarrega o 
acionador, e que por sua vez implica em menor fan out. Assim, nesse caso deve-se buscar 
resistores maiores. 
Esse empasse foi resolvido pelo DTL modificado, chamado família 930 que 
começou a ser produzido em 1964 pela empresa Fairchild. A Figura 14.7 mostra uma porta 
lógica Não-E de duas entradas. 
Como se pode observar, o diodo D1 foi substituído por um transistor e a resistência 
Ri foi dividida em duas. Quando pelo menos uma das entradas estiver em nível baixo, a 
corrente flui pelas duas resistências de 2KΩ e 1,75KΩ, em série. Quando as entradas são 
levadas para nível alto, flui uma pequena corrente de base pelas duas resistências de 2KΩ e 
1,75KΩ, em série. Entretanto, a corrente de coletor (β vezes maior que a corrente de base) 
flui somente pela resistência de 1,75KΩ. 
 
Figura 14.7 – Porta lógica Não-E DTL da família 930. 
Uma característica interessante da família 930 é a omissão da fonte de alimentação 
negativa. 
 
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14.2.2 HTL 
A Figura 14.8 apresenta uma porta lógica de alta excursão – HTL (High Threshold 
Logic), que é uma variação da DTL. Essa lógica destina-se a aplicações em ambientes muito 
ruidosos. O diodo D1 (Figura 14.7) foi substituído pelo diodo Zener DZ , cujo valor típico é 
de 6,9V. Adicionalmente a tensão de alimentação passou para 15V e com isso as 
resistências sofreram acréscimo, com o objetivo de limitar a dissipação de potência. 
 
Figura 14.8 – Porta lógica Não-E HTL. 
14.2.3 Fan Out em DTL 
A Figura 14.9 ilustra uma porta lógica DTL acionando duas cargas DTL. Quando o 
ponto X estiver em nível alto, os diodos DA e DB estarão polarizados reversamente e a 
corrente neles será praticamente nula. Entretanto, quando o ponto X estiver em nível baixo, 
os diodos DA e DB estarão diretamente polarizados e a corrente em cada um é dada por: 
KK
VVV
Id DCECC SAT
75,12 

 
Há também a corrente pelo resistor de 6KΩ, dada por: 
K
VV
Ir SATCECC
6

 
Sendo N o número de cargas, a corrente total It, pelo transistor Q2 é dada por: 
IdNIrIt . 
Consequentemente o fan out N é dado por: 
Id
IrIt
N

 
O valor de It é dado pelo fabricante, ou mais comum, o fabricante fornece 
diretamente o fan out. 
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Id
1,75KΩ
DB
5V 5V
2KΩ
DA
5V 5V
2KΩ
5V 5V
6KΩ
Q2
Id
Ir
It
X
1,75KΩ
 
Figura 14.9 – Fan out em DTL. 
O transistor Q2 absorve a corrente das cargas quando a saída está em nível baixo, e 
consequentemente a lógica DTL é um dreno ou sorvedouro de corrente. 
14.2.4 Operação E Virtual 
A Figura 14.10 apresenta as saídas de duas portas lógicas DTL ligadas por fio. Se os 
dois transistores Q2 estiverem em corte, o tensão no ponto Z estará consequente em nível 
alto. 
Se qualquer um dos transistores de saída Q2 entrar em condução, a saída Z torna-se 
SATCE
V . Isto corresponde a uma operação E. entre as saídas X e Y, e assim, a nova saída passa 
a se comportar como Z = X.Y. 
Essa forma de se implementar uma operação E através da conexão física de duas ou 
mais saídas, é chamada de E virtual ou E por fios. 
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6KΩ
Y
1,75KΩ
A
B
5KΩ
DA
DB
5V 5V
2KΩ
D2
Q2
Q1
6KΩ
X
1,75KΩ
A
B
5KΩ
DA
DB
5V 5V
2KΩ
D2
Q2
Q1
Z
 
Figura 14.10 – Operação E virtual. 
14.3 LÓGICA TRANSISTOR-TRANSISTOR 
A lógica transistor-transistor – TTL (Transistor-Transistor Logic) foi introduzido em 
1962 pela empresa Sylvania e já foi usado no sistema de controle do míssil Phoenix. 
Entretanto só começou a se popularizar a partir da introdução da família militar 5400, pela 
empresa Texas Instruments. A grande penetração de mercado ocorreu pelo barateamento 
decorrente do uso de encapsulamento plástico, oferecido através da família 7400 a partir de 
1966. Por muitos anos essas famílias lideraram o mercado. 
A Figura 14.11 mostra uma porta lógica Não-E de duas entradas, onde o transistor 
Q1 desempenha a mesma função do transistor Q1 e dos diodos DA e DB na lógica DTL. A 
Figura 14.12 mostra a estrutura do transistor Q1, composto por dois emissores. 
 
Figura 14.11 – Porta lógica Não-E em TTL. 
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Figura 14.12 – Transistor de dois emissores. 
14.3.1 Entradas em Nível Alto 
Quando as entradas A e B estão em nível alto, como ilustrado na Figura 14.13.ba, a 
junção base coletor do transistor Q1 entra em polarização direta, isso faz com que Q2 e Q4 
entrem em condução, saturando. Desta forma a saída assume valor lógico baixo. A Figura 
14.13.a apresenta as tensões esperadas em cada nó. 
 
Figura 14.13 – Não-E TTL com entradas em (a) nível baixo e (b) nível alto. 
A tensão na base de Q4 é de 0,7V. Como Q2 está saturado, a sua tensão de dreno é 
0,2V acima de sua tensão de base de Q4, isto é, 0,9V. Consequentemente, a tensão de base 
de Q3 é 0,9V. 
Por outro lado, como Q4 encontra-se saturado, a sua tensão de dreno é de 0,2V. Para 
que Q3 pudesse entrar em condução, a sua tensão de base deveria ser 0,7V acima de sua 
tensão de emissor, que por sua vez deveria ser 0,7V acima da tensão do coletor de Q3. 
Assim, sua tensão de base de Q3 precisaria ser 0,2+0,7+0,7=1,6V. Como a sua tensão vale 
efetivamente 0,9V, Q3 não entra em condução. Se não houvesse o diodo, Q3 entraria em 
condução junto com Q4! 
A estrutura formada pelo empilhamento de Q3 e Q4 é conhecido como totem pole. 
Quando Q3 conduz, Q4 entra em corte, e quando Q4 conduz, Q3 está em corte. 
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14.3.2 Pelo Menos uma Entrada em Nível Baixo 
Quando pelo menos uma das entradas A e B está em nível baixo, como ilustrado na 
Figura 14.13.b, o transistor Q1 conduz e sua base fica 0,7V acima da tensão da entrada. 
Assim se a entrada estiver em 0,2V, a base de Q1 estará em 0,9V. Essa tensão não é 
suficiente para fazer Q2 entrar em condução. 
Se Q2 não conduzir, não haverá corrente na base de Q4, que por sua vez também 
fica em corte. Como Q2 se encontra em corte, a tensão do seu coletor torna-se elevada o 
suficiente para fazer Q3 conduzir. Assim a saídaassume nível lógico alto. 
O valor da tensão de saída depende da corrente da carga. Para correntes próximas de 
zero, a queda de tensão no resistor de 1,6KΩ é praticamente nula. Assim, 
VVVVV DBEDDY 6,37,07,05  . Esse é o maior valor da tensão de saída. Para 
correntes maiores, a queda no resistor de 130Ω torna-se o fator determinante. 
14.3.3 Carga TTL 
A Figura 14.14 mostra uma porta lógica TTL acionando outra porta lógica TTL. 
Quando as entradas A e B estiverem em nível alto, o transistor Q4A entra em saturação, e 
portanto o ponto X fica em aproximadamente 0,2V. Assim, a base de Q1C fica em 0,9V. 
Com isso há uma corrente IL, cujo valor é dado por: 
mA
KK
VVV
I BECECCL
SAT 025,1
4
7,02,05
4




 
Considerando as variações nos processos de fabricação dos chips, variações de 
temperatura, e variações de tensão de alimentação, a corrente pode atingir o valor máximo 
de 1,6mA. Esse valor é a corrente de entrada em nível baixo, denominada corrente IIL. 
 
Figura 14.14 – Acionador e carga TTL. 
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A corrente IL sai da carga, é considerada uma corrente negativa para a carga. Da 
mesma forma, como a corrente IL entra no acionador, é uma corrente positiva para o 
acionador. 
Quando as entradas A e B estiverem em nível baixo, o transistor Q4A entra em corte 
e o transistor Q3A entra em condução. Assim, o ponto X fica em nível lógico alto. Desta 
forma a corrente IH que passa por Q3A entra em Q1C e posteriormente flui para Q2C. 
O valor dessa corrente, considerando todas variações de temperatura, tensão de 
alimentação e processo, é de 40µA. Esse valor é a corrente de entrada em nível alto, 
denominada corrente IIH. 
A corrente IH sai do acionador e entra na carga. Como a corrente IH sai do acionador, 
é considerada uma corrente negativa para o acionador. Da mesma forma, IH entra na carga, e 
portanto é uma corrente positiva para a carga. 
Resumidamente, se a corrente entra é considerada positiva e se sai é considerada 
negativa, independente se visto no terminal de entrada ou saída. 
O transistor de saída Q4A da Figura 14.14 tem capacidade de absorver até 16mA. 
Essa corrente é denominada corrente IOL. Da mesma forma, a estrutura formada pelo 
transistor Q3A, pelo diodo D e pelos resistores é de 400 µA e é denominada IOH. 
IIL e IIH foram adotadas como um padrão, denominado de carga TTL ou unidade de 
carga TTL. 
A Tabela 14.1 apresenta as informações anteriores de corrente juntamente com 
outros dados das famílias TTL. 
Tabela 14.1 – Dados principais da lógica TTL. 
Família Identificação Descrição Valor 
5400 & 7400 
IIH Corrente de entrada nível alto – 40µA 
IIL  Corrente de entrada nível baixo 1,6mA 
IOH Corrente de saída nível alto 400µA 
IOL  Corrente de saída nível baixo – 16mA 
VIH Tensão de entrada nível alto 0,8V 
VIL  Tensão de entrada nível baixo 2,0V 
VOH Tensão de saída nível alto 0,4V 
VOL  Tensão de saída nível baixo 2,4V 
7400 
T  Faixa de temperatura 0°<T<70° 
VDD  Tensão de alimentação 5±5% 
5400 
T  Faixa de temperatura -55°<T<125° 
VDD  Tensão de alimentação 5±10% 
 
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O fan out em nível alto é dado por 10
40
400



IH
OH
I
I
N e o fan out em nível baixo é 
dado por 10
6,1
16

m
m
I
I
N
IL
OL . Consequentemente, o fan ou é 10. 
A margem de ruído em nível alto é VVVNM IHOHH 4,024,2  e a margem de 
ruído em nível baixo é VVVNM OLILL 4,04,08,0  . Como se pode observar as margens 
de ruído são iguais. 
14.3.4 Velocidade de Operação 
Ainda com relação a Figura 14.14, se X está em nível alto, flui a corrente IH. Nessa 
condição entra corrente pelo emissor de Q1C e sai corrente pelo seu coletor. Essa é uma 
condição reversa, isto é, o emissor está operando como coletor, e o coletor está funcionando 
como emissor. Nessa condição, o β é reverso, denominado βR, com valor típico 0,1. Isso 
implica que a corrente de base em Q1C é 
C
C
R
C
B I
III 101,0   . Isso favorece uma 
corrente de entrada bem pequena. 
Os transistores em TTL foram projetados para operar em saturação. Isso implica em 
excesso de portadores na base. Assim, para o transistor possa desligar rapidamente, as 
cargas devem ser removidas rapidamente da base. Desta forma, quando o ponto X passar 
para nível baixo, haverá uma corrente transitória de coletor de Q1C, que removerá as cargas 
da base de Q2C, desligando-o rapidamente. Após essas cargas terem sido removidas, a 
corrente de coletor de Q1C torna-se nula. Isso é conhecido como efeito transistor, e não 
ocorre na lógica DTL. 
A Figura 14.15 ilustra a medição de tempo de propagação, que é definido como o 
tempo entre entrada e saída passar por 50% da transição. Há o tempo de propagação para a 
saída ir de baixo para alto e o tempo de propagação para a saída ir de alto para baixo, tpLH e 
tpLH, respectivamente. A média é o tempo de propagação. Na família 7400, esses tempos são 
tpLH = 11ns e tpLH = 7ns (portanto tH = 9ns), implicando em MHz
nnT
f 55
)711(
11


 . 
 
Figura 14.15 – Definição de tempo de propagação. 
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14.3.5 Saída em Alta Impedância 
A Figura 14.16 a forma de se implementar saída em alta impedância. Quando a linha 
ZAlta estiver em nível alto, nada acontece e a porta lógica tem sua operação normal. Por 
outro lado, se ZAlta estiver em nível baixo, a junção base-emissor de Q1 conduz e 
consequentemente Q2 e Q4 entram em corte. Ao mesmo tempo, ZAlta em nível baixo 
drena a corrente que iria para a base de Q3, colocando-o em corte. Como Q3 e Q4 se 
encontram em corte, a saída fica em alta impedância. 
A
Alta Z
130Ω4KΩ
Q4
1,6KΩ
5V
1KΩ
Q3
Q2
Q1
D
Y
 
Figura 14.16 – TTL com saída em alta impedância. 
14.3.6 Saída com Coletor Aberto 
A Figura 14.17 mostra a interconexão das saídas de duas portas TTL. Isso não é 
permitido em TTL, pois causa uma corrente excessiva e não é possível estabelecer um valor 
lógico correto na saída. Se as entradas A e B estiverem em nível lógico baixo, o transistor 
Q3U entra em condução. Ao mesmo tempo se as entradas C e D estiverem em nível lógico 
alto, o transistor Q4D entra em condução. Assim, há um caminho de baixa impedância por 
Q3U e Q4D que estão conduzindo ao mesmo tempo, como salientado na Figura 14.17. 
Caso seja necessário fazer E por fios, deve-se usar TTL coletor aberto, que é uma 
variação do TTL onde não há a estrutura de elevação da saída (Q3 e diodo). A ausência da 
estrutura de elevação é compensada pela inclusão de um resistor elevador externo, 
tipicamente de 1KΩ. 
A Figura 14.18 ilustra a implementação do E por fios com TTL coletor aberto. Se 
todas entradas estiverem em nível baixo, os transistores Q4U e Q4D estarão em corte. Nesse 
caso o resistor elevador torna a tensão de saída próxima de 5V. Se as entradas estiverem em 
nível alto, os transistores Q4U e Q4D estarão saturados, e a tensão de saída é levada para 
nível lógico baixo. 
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C
130Ω4KΩ
Q4D
1,6KΩ
5V
1KΩ
Q3D
Q2D
Q1D
D
A
130Ω4KΩ
Q4U
1,6KΩ
5V
1KΩ
Q3U
Q2U
Q1U
D
D
B
Y
X
Z
IU
ID
 
Figura 14.17 – Impossibilidade de implementar E por fios em TTL. 
C
4KΩ
Q4D
1,6KΩ
5V
1KΩ
Q2D
Q1D
A
Rpu
4KΩ
Q4U
1,6KΩ
5V
1KΩ
Q2U
Q1U
D
B
Y
X
Z
 
Figura 14.18 – Implementação de E por fios usando TTL coletor aberto. 
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14.3.7 Entradas Não-Usadas 
A Figura 14.19 mostra uma porta lógica Não-Ou em TTL. 
 
Figura 14.19 – Por lógica Não-Ou em TTL. 
Entradas não usadas devem ser tratadas adequadamente, de acordo com a porta 
lógica, e não podem ser deixadas em aberto. No caso de uma porta Não-Ou, a entrada pode 
ser conectada diretamente ao terra. 
No caso de uma porta Não-E, a entrada pode ser ligada em nível lógico alto através 
de rede abaixadora usando resistor e diodo, como mostrado naFigura 14.20.a. Outra opção 
é pelo uso de um resistor conectado em 5V como na Figura 14.20.b e finalmente ligando-se 
a entrada diretamente em 5V como na Figura 14.20.c. A primeira é a solução preferencial e 
a última deve ser evitada. 
 
Figura 14.20 – Entradas conectadas em nível lógico alto através de (a) rede abaixadora, (b) resistor e (c) direta. 
A opção mais popular é fazer a junção das entradas, entretanto deve ser usada com 
cuidado. No caso da porta Não-Ou da Figura 14.21.a, tem-se duas cargas TTL, sendo uma 
para cada entrada. Na porta Não-E da Figura 14.21.b, tem-se duas cargas TTL em nível alto 
e somente uma em nível baixo. Independente do número de entradas em 0, a corrente é a 
mesma no resistor de 4KΩ da na Figura 14.13, e é essa corrente que passa pelas entradas. 
 
Figura 14.21 – Junção de entradas. 
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14.3.8 TTL de Baixa Potência 
Variações do TTL original foram feitas para atender demandas de mercado. A 
subfamília 74L00 apresenta resistências maiores, o que causa uma redução na dissipação de 
potência ao preço de menor velocidade de operação. 
14.3.9 TTL de Alta Velocidade 
A subfamília 74H00 apresenta resistências menores, o que torna o circuito mais 
rápido, porém eleva a dissipação de potência. Adicionalmente, como mostrado na Figura 
14.22, o transistor elevador e o diodo forma substituído por um par Darlington, que serve 
para reduzir a impedância de saída em nível alto. Como o transistor Q3A aciona o transistor 
Q3B há um aumento na capacidade de corrente. 
 
Figura 14.22 – Estrutura do TTL de alta velocidade. 
14.3.10 TTL Schottky 
Como já mencionado, os transistores em TTL foram projetados para operar em 
saturação. Isso implica em excesso de portadores na base. Assim, para o transistor possa 
desligar rapidamente, as cargas devem ser removidas rapidamente da base. A melhor opção 
para tornar os circuitos rápidos, é simplesmente não deixar o transistor entram em saturação. 
Um diodo Schottky apresenta uma queda de tensão entre 0,3V e 0,4V quando 
polarizado diretamente. Assim, a conexão de um diodo Schottky em um transistor NPN, 
como mostrado na Figura 14.23.a evita que o transistor entre em saturação. 
 
Figura 14.23 – Transistor Schottky: (a) equivalência e (b) representação. 
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À medida que a corrente de base aumenta, a corrente de coletor aumenta (
BC II . ) 
e a tensão coletor-emissor diminui. Isso ocorre enquanto o transistor estiver na condição 
linear de operação. Pela Figura 14.23.b observa-se que 
BCBECE VVV  , assim, quando 
VVVV BCBECE 3,04,07,0  o diodo Schottky entra em condução. Ao entrar em 
condução, o diodo desvia parte da corrente IB para o coletor, como indicado na Figura 
14.23.b. Desta forma, uma quantidade menor de corrente (Ib) entra na base e o transistor não 
satura. A Figura 14.23.c. mostra a representação de um transistor Schottky. 
A Figura 14.24 apresenta uma porta Não-E em TTL Schottky. Os transistores 
convencionais foram substituídos por transistores Schottky, exceto pelo transistor Q3B, que 
não precisa ser Schottky pois nunca satura (
ABB CEBECE
VVV
333
 ). 
 
Figura 14.24 – Porta Não-E TTL Schottky. 
O resistor ligado na base de Q4 (vide Figura 14.11) foi substituído pela estrutura 
composta pelo transistor Q5 e os resistores de polarização. Quando Q2 entra em condução, a 
sua corrente de emissor é usada para carregar a base de Q4 e coloca-lo em condução. 
Entretanto, enquanto a base de Q4 está se carregando, o resistor ligado a sua base (vide 
Figura 14.11) está drenando corrente e assim atrasa o ligamento de Q4. 
No circuito da Figura 14.24, enquanto a tensão não atingir o nível suficiente para 
ligar Q4, não há corrente escoando por Q5, pois esse ainda não ligou. Como há resistores 
presentes, Q5 só liga depois que Q4 já estiver ligado, agilizando assim o processe de 
transição. 
14.3.11 TTL Schottky de Baixa Potência 
A Figura 14.25 apresenta uma porta Não-E em TTL Schottky de baixa potência. Os 
resistores são maiores, e o transistor multi-emissor de entrada Q1 foi substituído por diodos 
Schottky. Como Q2 não entra em saturação não há excesso de carga a ser removido. 
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A
Q4
5V
Q3B
Q2
D1A
Y
Q3A
B
Q5
20KΩ 8KΩ
120Ω
4KΩ
1,5KΩ 3KΩ
D1B
D6
D7
 
Figura 14.25 – Porta Não-E TTL Schottky de baixo consumo. 
Adicionalmente foram incluídos os diodos D6 e D7. O diodo D6 é usado para 
auxiliar a desligar Q3B e D7 é empregado para auxiliar Q4 a drenar a carga (via Q2 e Q5). 
14.3.12 TTL Schottky Avançado de Baixa Potência 
O TTL Schottky avançado de baixa dissipação foi a última inovação introduzida nas 
famílias TTL, ocorrido em 1985. A Figura 14.26 mostra um inversor nessa tecnologia. 
 
Figura 14.26 – Porta inversora TTL Schottky avançado de baixo consumo. 
A variação mais significativa é a inclusão do transistor PNP Q1A e o diodo D1. 
Quando a entrada passa para nível baixo, o diodo D1 remove as cargas da base de Q2 
(desligando-o rapidamente) e o transistor Q1A fica polarizado diretamente e remove as 
cargas da base de Q1B (desligando-o rapidamente). 
 
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14.3.13 Comparativo Famílias TTL 
A Tabela 14.2 apresenta os principais dados das sub-famílias TTL. Os dados 
apresentados correspondem à porta Não-E de duas entradas. Outros circuitos podem 
apresentar variações nos dados. 
Tabela 14.2 – Principais características das sub-famílias TTL. 
 7400 74H00 74L00 74LS00 74S00 74ALS00 Unidade 
VIH Mínima tensão de entrada em nível alto 2 2 2 2 2 2 V 
VIL Máxima tensão de entrada em nível baixo 0,8 0,8 0,7* 0,8 0,8 0,8 V 
IOH Máxima corrente de saída em nível alto -400** -500 -200 -400 -1000 -400 µA 
VOH Mínima tensão de saída em nível alto 2,4 2,4 2,4 2,7 2,7 2,0 V 
IOL Máxima corrente de saída em nível baixo 16 20 3,6 8 20 8 mA 
VOL Máxima tensão de saída em nível baixo 0,4 0,4 0,4 0,5 0,5 0,4 V 
IIH Máxima corrente de entrada em nível alto 40 50 10 20 50 20 µA 
IIL Máxima corrente de entrada em nível baixo -1,6 -2 -0,18 -0,36*** -2 -0,1 mA 
 
tp Tempo de propagação 9 33 6 10 3 4 ns 
Pd Dissipação de potência 10 1 22 2 19 1,2 mW 
 
 Ano de lançamento 1966 1971 1971 1971 1971 1985 
 
* 7401: 0,6V ** 7408 & 7432: 800 µA *** 7430: 0,4mA 
14.4 LÓGICA EMISSOR ACOPLADO 
A lógica emissor acoplado – ECL (Emitter Coupled Logic) foi introduzido na forma 
de circuito integrado, chamado MECL, em 1962 pela Motorola, apesar de o conceito já ter 
sido usado antes pela IBM. Na lógica ECL os transistores não entram em saturação e 
portanto a velocidade de operação é bem elevada. 
A Motorola lançou as séries MECL II e MECL III em 1966 e 1968, respectivamente 
finalmente a série 10000 em 1971. ECL foi usado em supercomputadores até os 1990 e 
depois acabou cedendo espaço para a tecnologia CMOS. 
A Figura 14.27 apresenta a estrutura de entrada de uma porta Ou/Não-Ou de duas 
entradas em ECL. O princípio de operação da lógica ECL é baseado no par diferencial, onde 
a corrente IE é mantida constante. 
 
Figura 14.27 – Princípio de operação da porta ECL. 
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Assim, se as entradas A e B estiverem em um potencial abaixo de VR, QA e QB 
estrão desligados, e QR estará ligado. Desta forma a saída VO1 estará em potencial mais alto 
que a saída VO2. Por outro lado, se pelo menos uma das entradas A e B estiver em um 
potencial acima de VR, os respectivos transistores estarão ligados, e QR estará desligado. 
Desta forma a saída VO1 estará em potencial inferior a VO2. Desta forma, a saída VO1 
executa como uma operação Não-Ou das entradas A e B, e a saída VO2 implementa como 
uma operação Ou. Essa é uma das vantagens da lógica ECL. 
A Figura 14.28 apresenta a porta Ou/Não-Ou em ECL. A estrutura formada por Q5, 
D1 e D2 é usada para gerar a tensão de referênciaVR. Os transistores Q3 e Q4 servem para 
fazer um deslocamento de -0,7V nas tensões de saída, tornando-as adequadas para as 
próximas portas lógicas. 
BQAA
-5,2V
QB QR
217Ω 240Ω 250Ω
1,18KΩ
2,96KΩ 2,46KΩ
D1
D2
Q3
Q4
Q5
YNOR
YOR
50KΩ 50KΩ
 
Figura 14.28 – Porta Ou/Não-Ou ECL. 
A corrente em D1 & D2 é dada por mA4,1
K46,2250
4,12,5
I12 

 . Assim, a tensão na 
base de Q5 vale V35,0m4,1*2500V 5B  . Consequentemente V05,17,035,0VR  . 
Quando VA e VB são mais negativos que VR, então QR entra em condução, cuja 
corrente é mA92,2
K18,1
)2,5(7,005,1
I R 

 . Desta forma a tensão no coletor de Q5 vale 
V7,0240*m92,20V 5C  . Desta forma a tensão de saída em YOR é de 
V4,17,07,0VYOR  . Esse valor é a saída em nível baixo. Como não há corrente em QA 
ou QB, a tensão em seus coletores é 0V. Desta forma a tensão de saída em YNOR é de 
V7,07,00VYNOR  . Esse valor é a saída em nível alto. 
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Quando VA, VB ou ambos estão em – 0,7V (mais positivo que VR), então QA, QB ou 
ambos entram em condução e QR entra em corte. Nesse caso a corrente é 
mA22,3
K18,1
)2,5(7,07,0
I AB 

 . Desta forma a tensão no coletor de QA/QB vale 
V7,0217*m22,30V 5C  . Desta forma a tensão de saída em YOR é de 
V7,07,00VYOR  . Como não há corrente em QR, a sua tensão de coletor é 0V. Desta 
forma a tensão de saída em YNOR é de V4,17,07,0VYNOR  . 
14.5 LÓGICA CMOS 
A tecnologia CMOS foi inventada em 1963 pela Fairchild Semiconductor, mas o 
primeiro circuito integrado foi produzido somente em 1968 pela RCA. CMOS começou 
como uma alternativa ao TTL, principalmente em aplicações de baixa potência, e 27 anos 
mais tarde tornou-se a tecnologia dominante na produção de circuitos integrados. Isso 
ocorreu porque CMOS oferece alta densidade de integração (bilhões de transistores em um 
único chip), baixa dissipação de potência e custo de fabricação menor que outras 
tecnologias. 
Inicialmente foi introduzida a família 4000 pela RCA e mais tarde surgiram famílias 
compatíveis com as funções TTL. A família 74C00 era pino-a-pino compatível com as 
famílias TTL. A vantagem dessas tecnologias era a possibilidade de operação com tensão de 
alimentação entre 3 e 18V. Até 1990 as tecnologias CMOS foram projetadas para operar 
com o padrão de 5V imposto pelo TTL, mas a partir daí a tensão começou a reduzir, junto 
com as dimensões dos transistores. Essa redução de tensão promove uma redução na 
dissipação de potência, e atualmente vários circuitos operam com menos de 1V. 
14.5.1 Inversor CMOS 
A Figura 14.29 mostra o inversor CMOS. O transistor NMOS está ligado entre saída 
e terra, pois esse transistor conduz bem nível baixo. Da mesma forma, o transistor PMOS 
está ligado entre saída e alimentação positiva, pois conduz bem nível alto. 
Para tensões de entrada Vi menores que Vtn o transistor NMOS encontra-se 
desligado, o transistor PMOS está ligado e consequentemente a saída Vo vale 
aproximadamente VDD. Por outro lado, para tensões de entrada Vi acima de VDD+Vtp o 
transistor PMOS desliga, o transistor NMOS liga e consequentemente a saída Vo vale 
aproximadamente 0V. 
Quando ligado o transistor apresenta uma impedância próxima de 1KΩ e no estado 
desligado comporta-se como uma resistência de centenas de MΩ. 
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VDD
VoVi
P
N
 
Figura 14.29 – Inversor CMOS. 
14.5.2 Margens de Ruído 
A Figura 14.30 mostra a curva de transferência do inversor CMOS. Por definição, 
são traçadas linhas com inclinação –1. Os pontos de tangência correspondem aos valores de 
VIL e VIH. Como a curva de transferência é aproximadamente simétrica, e como a inclinação 
da curva entre VIL e VIH é bem íngreme, esses valores costumam ser próximos de 45% e 
55% da tensão de alimentação, respectivamente. 
Entretanto, de forma conservadora, adota-se: 
VIL = 0,3 VDD, 
VIH = 0,7 VDD. 
 
Figura 14.30 – Determinação de VIL e VIH. 
Os valores de VOL e VOH são aproximadamente 0V e VDD, respectivamente. Assim, 
tem-se: 
NMH = VOH – VIH = VDD – 0,3 VDD = 0,7 VDD, 
NML = VIL – VOL = 0,3 VDD – 0 = 0,3 VDD, 
 
 
 
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14.5.3 Funções Lógicas 
O inversor implementa a função AY  . Essa função pode ser escrita de duas formas: 
a. AY  . A saída assume nível alto se a entrada estiver em nível baixo (negada). O 
transistor PMOS leva a saída para nível alto (rede elevadora) se a entrada estiver em 
nível baixo. 
b. AY  . A saída assume nível baixo se a entrada estiver em nível alto (não negada). O 
transistor NMOS leva a saída para nível baixo (rede abaixadora) se a entrada estiver em 
nível alto. 
Esse mesmo conceito pode ser empregado em outras funções. 
 
Porta Não-E: 
a. BAB.AY  . A saída assume nível alto se a entrada A ou a entrada B estiver em 
nível baixo (negada). Essa condição implica em rede elevadora com dois transistores 
PMOS em paralelo. A negação é feita pela própria operação do transistor PMOS. 
b. B.AY  . A saída assume nível baixo se a entrada A e a entrada B estiverem em nível 
alto (não negada). Essa condição implica em rede abaixadora com dois transistores 
NMOS em série. 
 
Porta Não-OU: 
a. B.ABAY  . A saída assume nível alto se a entrada A e a entrada B estiverem em 
nível baixo (negada). Essa condição implica em rede elevadora com dois transistores 
PMOS em série. A negação é feita pela própria operação do transistor PMOS. 
b. BAY  . A saída assume nível baixo se a entrada A ou a entrada B estiver em nível 
alto (não negada). Essa condição implica em rede abaixadora com dois transistores 
NMOS em paralelo. 
 
A Figura 14.31 apresenta as implementações das funções Não-E e Não-Ou em 
CMOS. Observe a dualidade entre rede elevador e rede abaixadora de cada função. 
Transistores em série na rede abaixadora estão em paralelo na rede elevadora e vice-versa. 
Como exemplo, os transistores A e B estão em série na rede abaixadora e em paralelo na 
rede elevadora da porta Não-E. 
 
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VDD
A B
B
A
Y
A B
Y
A
B
(a) (b) 
Figura 14.31 – Funções Não-E e Não-Ou em CMOS. 
 Basicamente qualquer função pode ser implementada usando redes abaixadoras e 
elevadoras. A única observação é que a função a ser implementada deve ser invertida 
(assim, pode-se implementar Não-E mas não é possível implementar diretamente E). Como 
exemplo, considere a implementação de CABY  : 
a.  C.BACABY  . 
b. CABY  . 
Tanto na rede abaixadora quanto na rede elevadora, as prioridades da função original 
devem ser mantidas. Na expressão original CABY  executa-se primeiro a operação E 
entra A e B, e depois a operação OU com C. Assim, após De Morgan, a expressão 
 C.BAY  deve manter essa prioridade. 
A Figura 14.32 ilustra a implementação da função CABY  . 
B
A
C
VDD
A B
C
Y
 
Figura 14.32 - Implementação da função em CMOS. 
 
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14.5.4 Fan In e Fan Out 
A Figura 14.33 mostra um inversor acionando outro inversor CMOS. Como o gate é 
isolado, a corrente I é virtualmente nula. Assim, o fan out seria ilimitado, mas de fato 
quanto maior for a quantidade de cargas, maior será a capacitância parasita e isso implica 
em maior tempo para carga e descarga dessas capacitâncias. Isso implica em menor 
frequência de operação. O fan out recomendado é 10. 
VDD
Vi
P1 P2
N1 N2
I
 
 Figura 14.33 – Carga CMOS. 
Cada um dos transistores N2 e P2 representam uma carga para o inversor acionador. 
Isso é chamado de fan in, isto é, a quantidade de entradas de carga. Assim, o fan in é 2. 
14.5.5 Inversor NMOS com Carga Resistiva 
A Figura 14.34 apresenta um inversor NMOS usando resistor. Quando a entrada é 
menor que Vtn, o transistor está desligado e a saída assume nível lógico alto. Por outro lado, 
quando a entrada estiver em nível alto, o transistorliga e a tensão de saída é reduzida. 
 
Figura 14.34 – Inversor NMOS com carga resistiva. 
A Figura 14.35 apresenta a curva de transferência do inversor NMOS resistivo. 
Quando o transistor está ligado, apresenta uma impedância que forma um divisor resistivo 
com R. Quanto maior R, mais baixo se torna a tensão Thévenin equivalente na saída. 
Entretanto isso implica em menor corrente fornecida em nível alto, portanto maior tempo 
para carregar a carga, ou seja, menor frequência de operação. Por outro lado, quanto menor 
a resistência, maior é o consumo de corrente quando a saída estiver em nível baixo. 
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Figura 14.35 – Curva de transferência do inversor NMOS com carga resistiva. 
Adicionalmente, resistências não são bem vindas em circuitos integrados, pois 
ocupam muita área. Uma vantagem do inversor NMOS com carga resistiva é o seu baixo 
fan in. 
14.5.6 Inversor NMOS com Carga Ativa 
A Figura 14.36 mostra um inversor NMOS utilizando um transistor NMOS como 
carga. A curva de transferência é similar à do inversor NMOS com carga resistiva. O 
transistor Nc é fabricado com dimensões bem menores do que o transistor N, e assim a sua 
impedância é bem maior. 
O transistor Nc está sempre ligado, e isso significa consumo de corrente quando a 
saída está em nível baixo. Esse circuito apresenta a vantagem de baixo fan in e elimina a 
desvantagem do uso de resistência em circuito integrado. 
VDD
Vo
Vi N
Nc
 
Figura 14.36 – Inverso NMOS com carga ativa. 
Pode-se implementar qualquer função lógica, como mostrado para CMOS, entretanto 
implementa-se somente a rede abaixadora. 
 
 
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14.5.7 Dreno Aberto 
A eliminação da rede elevadora na saída de circuitos CMOS é chamada de dreno 
aberto e permite a implementação de E virtual. O ponto Z na Figura 14.37 efetua o E entre 
as saídas X e Y. O valor de Rpu está sujeito às mesmas considerações do inversor NMOS 
com carga resistiva. 
VDD
Rpu
N1
B N1
A
Z
X
Y
 
Figura 14.37 – Conexão E virtual. 
14.5.7 Dreno Aberto 
A Figura 14.38 mostra a forma de se implementar saída de alta impedância em 
CMOS. Quando a linha de Controle estiver em nível alto, os transistores NC e PC estarão 
ligados (chave fechada) e tem-se um inversor formado por N e P. Por outro lado, se a linha 
de Controle estiver em nível abaixo, os transistores NC e PC estarão em corte (chave aberta) 
e consequentemente a saída fica em alta impedância. 
PC
P
N
NC
YA
Controle
 
Figura 14.38 – Saída CMOS alta impedância. 
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14.5.8 Porta de Transmissão 
A Figura 14.39.a mostra um porta de transmissão. A saída Vo se torna igual a 
entrada Vi se 1VC  e 0VC  . Caso se tenha 0VC  e 1VC  a saída fica desligada da 
entrada. A Figura 14.39.b mostra um porta de transmissão com o inversor acoplado nas 
linhas de controle. Desta forma, se 1VC  a porta de transmissão funciona como uma chave 
fechada e se 0VC  comporta-se como uma chave aberta. 
 
Figura 14.39 – Porta de transmissão (a) isolada e com inversor (b) acoplado. 
Porta de transmissão pode ser usada na implementação de funções. A Figura 14.40 
ilustra a implementação da função CBACY  . Se C=0, a porta inferior está ligada e se 
C=1 a porta superior está ligada. Se AB  , tem-se CAACACY  . 
 
Figura 14.40 - Implementação da função com porta de transmissão. 
A função lógica anterior, implementada com portas de transmissão pode ser 
representada por meio de chaves, como mostrado na Figura 14.41. Essa representação pode 
simplificar a visualização do sistema. 
 
Figura 14.41 – Representação por chaves da função . 
Portas de transmissão podem ser usadas para implementar funções, como ilustrado 
na Figura 14.42. Conexões em série implementam E (Figura 14.42.a) e conexões em 
paralelo implementam OU (Figura 14.42.b). Pode-se fazer conexões mistas, isto é, série e 
paralelo (Figura 14.42.c). 
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Figura 14.42 – Implementação de funções: (a) AB,(b) A+B e (c) AB+C. 
Infelizmente a implementação de funções lógicas usando portas de transmissão 
apresenta algumas limitações. Como a porta de transmissão é implementada a partir de 
transistores, então apresenta impedância. Desta forma devem-se evitar muitas portas em 
série, pois alta impedância implica em circuito lento. 
A Figura 14.43 mostra uma aplicação típica de uma porta de transmissão. Se A=1, o 
ponto X assume o valor do ponto Y, como era de se esperar. Entretanto se A=0, o ponto X 
fica em alta impedância, isto é, não há um valor definido para o ponto X. 
 
Figura 14.43 – Utilização típica de porta de transmissão. 
A Figura 14.44.a apresenta como solução o uso de uma porta lógica adicional. Nesse 
caso, se A=0, tem-se X=0. Outra solução seria o uso de uma resistência para tornar X=0 
quando A=0, como mostrado na Figura 14.44.b. Entretanto, essa solução apresenta a 
inconveniência de consumo de corrente quando Y=1 e A=1. 
 
Figura 14.44 – Eliminação de alta impedância usando (a) porta lógica e (b) resistor. 
14.5.9 Dissipação de potência 
A principal dissipação de potência em circuitos CMOS é decorrente do 
chaveamento, sendo, portanto denominada de potência dinâmica. 
Uma porta lógica CMOS é equivalente a uma capacitância como representado na 
Figura 14.45. Assim, cada vez que Vi passa de nível alto para nível baixo a saída deve 
passar de nível baixo para nível alto, isto é, o capacitor deve ser carregado. 
A energia dissipada no transistor P é dada por: 
dtv.idtPE
0
oL
0
PP 

   (14‐1) 
 
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Como 
dt
dv
Ci 0LL  , então 
2
V
C
2
v
CdvvCdtv
dt
dv
CE
2
DD
L
V
0
2
O
LO
V
0
OL
0
O
O
LP
DDDD
 

  (14‐2) 
 
Quando Vi passar de nível baixo para nível alto, a saída muda de nível alto para nível 
baixo, e consequentemente o capacitor é descarregado. Toda energia que passou pelo 
transistor PMOS e que estava no capacitor é dissipada no transistor NMOS. Assim a energia 
dissipada no transistor NMOS é: 
2
V
CE
2
DD
LN    (14‐3) 
 
Consequentemente toda a energia dissipada no inversor é: 
2
DDL
2
DD
L
2
DD
LNP VC2
V
C
2
V
CEEE    (14‐4) 
 
Se o inversor estiver sendo chaveado em uma frequência f, então a potência 
dissipada é: 
2
DDL V.C.fE.fP    (14‐5) 
 
Como se pode observar, a dissipação de potência é diretamente proporcional a f. 
Esse parâmetro quase nunca é reduzido. De fato sempre se buscam circuitos mais rápidos! 
A dissipação de potência também é diretamente proporcional a CL. Esse parâmetro é 
frequentemente melhorado pelo avanço tecnológico, que propicia dimensões menores para 
os transistores. 
Entretanto a dissipação depende de 2DDV . Desta forma, a redução da tensão de 
alimentação tem um impacto profundo na dissipação de potência. Isso tem forçado uma 
redução constante na tensão de operação de circuitos digitais. 
 
Figura 14.45 – Equivalência de uma carga CMOS. 
 
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Durante o chaveamento, há um curto intervalo de tempo em que os transistores 
NMOS e PMOS entram em condução ao mesmo tempo. Consequentemente há uma corrente 
que passa passando por esses transistores. Quanto mais rápido o chaveamento, menor a 
dissipação de potência. A Figura 14.46 mostra a corrente que passa pelos dois transistores, 
em função da tensão de entrada. Para a condição quiescente, isto é, tensões menores que Vtn 
e maiores que VDD+Vtp, não há corrente e, portanto não há dissipação. 
 
Figura 14.46 – Curva de corrente vs tensão de entrada em um inversor CMOS. 
Observe a curva tracejada em vermelho que apresenta o comportamento da corrente 
decorrente da redução da tensão de alimentação. 
Existe ainda uma pequena corrente estática, causada por fuga nos transistores. De 
forma geral é pequena se comparada com apotência dinâmica e pode ser desprezada. 
14.6 INTERFACEAMENTO 
A tecnologia foi dominante por muito tempo e criou o padrão TTL, por outro lado a 
tecnologia CMOS surgiu e dominou o mercado e cada uma apresenta suas características. 
Ocasionalmente torna-se necessário fazer a interface entre essas tecnologias. O mesmo 
princípio pode ser estendido para outras tecnologias. 
Ao se fazer o interfaceamento entre tecnologias diferentes, tensão e corrente de 
acionador e carga devem ser observados. 
14.6.1 TTL-CMOS 5V 
A Figura 14.47 mostra a comparação de níveis lógicos entre o acionador TTL e a 
carga CMOS com alimentação de 5V. Em nível baixo há compatibilidade de tensões, 
entretanto em nível alto não há. A saída em nível alto em TTL pode ser atingir o valor de 
2,4V, de acordo com o manual, porém o CMOS deve ter essa tensão maior que 3,5V. 
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Figura 14.47 – Incompatibilidade TTL-CMOS (5V). 
A solução mais simples para essa interface é o uso de um resistor elevador, como 
mostrado na Figura 14.48. Como não há corrente nos gates dos transistores MOS, não há 
corrente no resistor elevador. Assim, quando a saída TTL estiver em nível alto, o resistor 
será capaz de elevar a tensão para aproximadamente 5V. Em nível baixo não deverá ter 
problema, desde que a corrente seja menor que IOL. Assim o resistor deverá ter valor 
mínimo de 5,312
m16
5
I
V
R
OL
CC
PU  . Entretanto, para assegurar compatibilidade com 
qualquer subfamília TTL, deve-se usar uma resistência mínima de 2,2KΩ. 
 
Figura 14.48 – Compatibilidade TTL-CMOS (5V) com resistor elevador. 
Pode-se usar TTL convencional ou TTL coletor aberto. 
14.6.2 TTL-CMOS Geral 
A mesma solução pode ser usada para CMOS alimentado com outras tensões. 
Entretanto, só pode ser usado TTL coletor aberto, para evitar a polarização reversa do 
transistor de saída Q3, como indicado na Figura 14.49. Adicionalmente deve-se usar TTL 
coletor aberto que suporte tensões mais elevadas na saída, como é o caso do TTL 7407, que 
suporta tensões de até 30V. A propósito esse TTL apresenta IOL=40mA. 
O valor da resistência elevadora deve ser calculado de acordo com a tensão de 
alimentação e com a capacidade de corrente do TTL usado. 
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A
B
130Ω4KΩ
Q4
1,6KΩ
5V
1KΩ
Q3
Q2
Q1
D
12V
RPU
 
Figura 14.49 – Tensão reversa na interface TTL – CMOS com tensões acima de 5V. 
Podem ser usados também os circuitos integrados transladores de nível 74C901 e 
74C902. Outra opção seria o uso de transistor externo, como mostrado na Figura 14.50. 
 
Figura 14.50 – Interface genérica TTL – CMOS. 
14.6.3 CMOS 5V - TTL 
A Figura 14.51 mostra que em termos de tensão, um CMOS alimentado por 5V pode 
acionar um TTL. Entretanto essa análise está incompleta. 
 
Figura 14.51 – Compatibilidade de tensão CMOS (5V) - TTL. 
Como mostra a Figura 14.52, em nível baixo na saída CMOS, há a corrente IIL da 
porta TTL que é absorvida pelo CMOS. Entretanto, essa corrente de 1,6mA irá causar uma 
queda de tensão sobre a resistência de saída do transistor NMOS. Como a resistência é 
tipicamente 1KΩ, a queda de tensão será de 1,6V, que viola o limite VIL TTL. 
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4KΩ
Q4
1,6KΩ
5V
1KΩ
Q3
Q2
Q1
5V
ro
 
Figura 14.52 – Fluxo de corrente IOL na interface CMOS (5V) - TTL. 
Uma possível solução é o uso de duas ou mais portas CMOS em paralelo, pois assim 
as impedâncias de saída ficam em paralelo (valor final é metade) e consequentemente a 
tensão cai para um valor dentro da faixa TTL. 
Ao invés de duas (ou mais) portas CMOS em paralelo, pode-se colocar um resistor 
abaixador em paralelo com o transistor NMOS. Esse resistor faz o mesmo papel de outro 
transistor CMOS em paralelo. Deve-se, entretanto observar que se a resistência for muito 
baixa, pode causar problemas para tensão de saída CMOS em nível alto! 
Outra solução é o uso de portas lógicas CMOS com maior capacidade de corrente, 
isto é, menor impedância de saída. Como exemplos dessas portas, chamadas buffers, tem-se 
o 4049 e o 4050. Ainda outra possível solução é o uso dos transladores 74C901 e 74C902. 
As subfamílias 74L00, 74LS00 e 74ALS podem fazer a interface diretamente com 
CMOS, pois apresentam corrente IIL de 0,18mA, 0,36mA e 0,1mA, respectivamente. Desta 
forma a tensão estabelecida na impedância de saída do transistor NMOS fica abaixo de VIL. 
Em geral a tecnologia CMOS oferece baixa capacidade de corrente, tipicamente de 
1mA a 2mA, como mostrado na Tabela 14.3. Quando se tornar necessário acionar cargas 
maiores, deve-se usar uma CMOS buffer, como o 4050 que tem capacidade de 16mA. 
Tabela 14.3 – Principais características CMOS 4001. 
VIH Mínima tensão de entrada em nível alto 0,7 VDD 
VIL Máxima tensão de entrada em nível baixo 0,3 VDD 
IOH Máxima corrente de saída em nível alto (medido em 2,5V) -2mA 
IOL Máxima corrente de saída em nível baixo (medido em 0,4V) 1mA 
 
Como exemplo, considere um CMOS 4001 como acionador, como ilustrado na 
Figura 14.52. Os níveis de tensão são compatíveis, porém esse acionador não suporta um 
TTL 7400, pois IIL=1,6mA é maior que IOL=1mA. Entretanto, esse acionador suporta 5 
cargas TTL 74L00,visto que IIL=0,18mA ( 6,5
m18,0
m1
N  ). 
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14.6.4 CMOS Genérico - TTL 
Quando o CMOS estiver sendo alimentado por uma tensão acima de 5V, pode-se 
usar um transistor, como mostrado na Figura 14.50 ou os transladores 74C901 e 74C902. 
14.6.5 Outras Interfaces 
Interfaces com outras famílias e com cargas devem ser analisadas sob o aspecto de 
tensão e corrente, sempre! 
Como exemplo, suponha que se deseja acionar o LED no circuito da Figura 14.53. 
Considerando o LED com VD=1,6V e ID=10mA, não se pode usar um CMOS convencional 
com IOL=1mA. Um buffer 4050 pode ser usado, pois oferece IOL=16mA. 
O valor da resistência total é de: 
840
m10
6,110
I
VV
R
D
DDD
total 



 
A impedância aproximada do transistor NMOS do buffer é de 50Ω, então 
79050840rRR Ototal  . 
 
Figura 14.53 – CMOS acionando LED. 
14.5 EXERCÍCIOS 
1. Os circuitos das Figura 14.5 e Figura 14.11 implementam a mesma função lógica. 
Qual é o mais veloz? Por quê? 
2. No circuito da Figura 14.11 qual é a função do diodo? 
3. O 74S00 é capaz de acionar quantas cargas TTL? 
4. Qual é o fan out do 74S00, tendo 74S00 como carga? 
 
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5. A Figura 14.54 apresenta um circuito TTL. Ele irá funcionar corretamente? Caso 
afirmativo, quantos inversores 74LS04 podem ser colocados como carga adicional 
no ponto X? A Tabela 14.4 apresenta dos dados dos flip-flops 7474. 
 
Figura 14.54 – Circuito TTL genérico. 
 
Tabela 14.4 – Principais características de flip-flop D TTL. 
 7474 74LS74 74S74 74AS74 74ALS74 Unidade 
VIH Mínima tensão de entrada em nível alto 2 2 2 2 2 V 
VIL Máxima tensão de entrada em nível baixo 0,8 0,8 0,8 0,8 0,8 V 
IOH Máxima corrente de saída em nível alto -400 -400 -1000 -2000 -400 µA 
VOH Mínima tensão de saída em nível alto 2,4 12,5 2,7 3,0 3,0 V 
IOL Máxima corrente de saída em nível baixo 16 8 20 20 8 mA 
VOL Máxima tensão de saída em nível baixo 0,4 0,4 0,5 0,5 0,4 V 
IIH Máxima corrente de entrada em nível alto 
D 40 20 50 20 20 
µA 
CLR 120 20 150 40 40 
PRE 80 40 100 20 40 
CLK 80 40 100 20 20 
IIL Máxima corrente de entrada em nível baixo 
D -1,6 -0,4 -2 -0,5 -0,2 
mA 
CLR -3.2 -0,8 -4 -1,8 -0,4 
PRE -1,6 -0,8 -6 -1,8 -0,4 
CLK -3,2 -0,4 -4 -0,5 -0,2 
 
6. Ainda com relação Figura 14.54, quantos inversores 74LS04 podem ser 
colocados como carga no ponto Y? O que isso influencia o ponto X? 
7. O 7401 é uma porta Não-E do tipo coletor aberto. Qual informação dessa porta 
não estaria presente na Tabela 14.2? 
8. Um TTL pode acionar diretamente um DTL? Um DTL pode acionar diretamente 
um TTL? Justifique. 
9. É possívelimplementar lógica E por fios misturando TTL coletor aberto e saída 
alta impedância? Justifique. 
10. Qual é a função do resistor entre os diodos D6 e D7, na Figura 14.25? Mostre os 
caminhos das correntes quando D6 e D7 estão ativos. 
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11. É possível fazer a interface CMOS-RTL, se operarem com mesma tensão de 
alimentação? 
12. Repita o exercício anterior para a interface CMOS-DTL. 
13. Repita os dois exercícios anteriores, tendo o CMOS como carga. 
14. Completar a Tabela 14.5, tendo o 74ALS00 como acionador e como carga. 
Tabela 14.5 – Fan out do 74ALS00 como carga e como acionador. 
 74ALS00 
 Acionador Carga 
7400 
74H00 
74L00 
74LS00 
74S00 
 
15. Pode-se substituir o 74LS00 da Figura 14.54 por um 4001? E por um buffer 
4050? 
16. Quantos 4001 podem ser ligados no ponto Y da Figura 14.54 
17. A Figura 14.53 apresenta um buffer 4050 funcionando com dreno de corrente 
para acionar um LED. Refaça os cálculos sabendo que o buffer 4050 é usado 
como fonte de corrente. Nesse caso, ao invés de VCC, a rede diodo-resistor deve 
ser ligada ao terra. Sabe-se que 
NP OO
r.85,0r  .