revisao 5 maquina de estado finito

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Autor: Prof. Dr. Leonardo Mesquita 
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1.OBJETIVOS 
 Analisar a operação de sistemas digitais sequenciais. 
 Projetar sistemas digitais sequencias usando a metodologia de projeto de 
máquina de estado finito. 
2. CONCEITO 
Uma rede seqüencial pode ser dividida em duas partes distintas: os elementos de 
memória (flip-flops) que serão utilizados para armazenar os estados da rede e uma rede 
combinacional cuja função é implementar a lógica de entrada de entrada dos flip-flops 
bem como as funções de saída da rede. Exitem duas metodologias muito empregadas 
para realizar o projeto de redes seqüenciais denominadas de:(i) máquina de MOORE e 
(ii) máquina de MEALY. 
2.1 Máquina de MOORE 
Nesta metodologia de projeto a saída da rede seqüencial é função somente dos estados 
atuais da rede. O modelo geral desta rede é dado por: 
sub rede
combinacional
(p/ entrada dos
flip- flops)
X1
X2
Xm flip- flops
(elementos
de memória)
sub rede
combinacional
(saída)
Q1
Q2
Qk
Z1
Z2
Zn

1Q

2Q

kQ
relógio
Qk
Q2
Q1
 
Na rede seqüencial tipo MOORE o sinal de saída só é válido após o sinal de relógio ser 
aplicado a rede. 
2.2 Máquina de MEALY 
Nesta metodologia de projeto a saída da rede seqüencial é função dos estados atuais dos 
flip-flops e dos sinais de entrada do sistema. O modelo geral desta rede é dado por: 
Autor: Prof. Dr. Leonardo Mesquita 
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sub rede
combinacional
(p/ entrada dos
flip- flops)
X1
X2
Xm
flip- flops
(elementos
de memória)
Q1
Q2
Qk
Z1
Z2
Zn

1Q

2Q

kQ
relógio
Qk
Q2
Q1
 
2.3 Projeto de redes sequenciais 
As etapas necessárias para se realizar um projeto de uma rede seqüencial são: 
 
1a Etapa: Determinação do diagrama de estados que representa a rede. 
2a Etapa: Montagem da tabela de estados. 
3a Etapa: Codificação dos estados. 
4a Etapa: Montagem do mapa de transição (estado futuro) geral. 
5a Etapa: Montagem dos mapas de entrada dos flip-flops (usar mapas de transição). 
6a Etapa: Montagem do mapa de saída. 
7a Etapa: Análise virtual da operação do sistema e posterior sintese em FPGA visando 
a caracterização do protótipo. 
 
Visando apresentar e comentar todas as etapas necessárias de projeto de um controlador 
digital sincrono desenvolvido com o uso da metodologia de máquina de estado finito 
será desenvolvido o projeto de um detector de paridade ímpar de um sinal serial. A 
metodologia de projeto MOORE e FF-JK serão usados no projeto. 
1a Etapa: DIAGRAMA DE ESTADOS. 
S0 reset ou número de “1”s par. 
S1 número de “1”s ímpar. 
 
 
 
 
 
2a Etapa: TABELA DE ESTADOS. 
0
0S
1
1S
x=1
x=1
x=0 x=0
entradasaida
estado flip- flop
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A tabela de estados é oriunda diretamente do diagrama de estados. 
 
estado futuro 
estado atual X = 0 X = 1 saída (Z) 
S0 S0 S1 0 
S1 S1 S0 1 
3a Etapa: CODIFICAÇÃO DOS ESTADOS. 
Nos projetos desenvolvidos nesta disciplina iremos sempre adotar a codificação binária 
crescente pura. 
 
Para o exemplo tem-se que: 
S1S0
QA
0 1 estados:
S0 = 0
S1 = 1 
4a Etapa: MONTAGEM DO MAPA DE TRANSIÇÃO (ESTADO FUTURO). 
Tal mapa é obtido a partir da tabela de estados e da designação das variáveis auxiliares. 
S1S0
S1 S0
X
QA
0 1
0
1
estado atual
estado futuroentrada
0
X
QA
0 1
0
1 1
1
0
 
5a Etapa: MAPAS DE ENTRADA DOS FLIP-FLOP´S. 
Para realizar esta tarefa deve-se utilizar as tabelas de transição dos flip-flops definidos 
para o projeto, as mesmas são apresentadas abaixo: 
 
0
X
QA
0 1
0
1 1
-
-
p/ JA
JA = X
-
X
QA
0 1
0
1 -
0
1
p/ KA
KA = X 
6a Etapa: MAPA DE SAÍDA. 
Obtido a partir da designação de variáveis e da tabela de estados. 
Q Q+ J K T D 
0 0 0 X 0 0 
0 1 1 X 1 1 
1 0 X 1 1 0 
1 1 X 0 0 1 
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10
QA
0 1
Z = QA 
7a Etapa: CIRCUITO ESQUEMÁTICO. 
VCC5 RST
INPUT
VCC7 X
INPUT
VCC4 CLK
INPUT
1
JKFF
CLRN
Q
K
J
PRN
6 IMPAR
OUTPUT
3
VCC
 
 
LITERATURA RECOMENDADA 
[1] Tocci, R. J.; Widmer, N. S.; Moss, G. L; Sistemas Digitais: Princípios e Aplicações - 11. ed., 
São Paulo, Pearson Prentice Hall, 2011. 
 Capítulo 7: Contadores e Registradores 
[2] Ercegovac, M.; at all.; Introdução aos Sistemas Digitais - Porto Alegre, Bookman, 2000. 
 Capítulo 7: Especificação de sistemas síncronos.