revisao 4 elemento biestavel

Prévia do material em texto

Autor: Prof. Leonardo Mesquita 
_____________________________________________________________________________________ 
‐ 1 ‐ 
1. OBJETIVO 
 Analisar aplicações digitais realizadas com latch e flip-flop. 
 Desenvolver e sintetizar o modelo virtual destes componentes. 
2. CONCEITO 
 O latch e o flip-flop também são conhecidos como dispositivos biestáveis. Os elementos 
biestáveis são circuitos digitais que possuem uma realimentação de modo a permitir o 
armazenamento de informação binária. Este circuito possui dois sinais de saídas estáveis, nível 
lógico baixo ou alto, e podem alterar a informação armazenada através da aplicação de sinais 
de entrada dos mesmos. Os circuitos biestáveis mais comumente usados nos projetos de 
sistemas digitais são: RS, D, JK e T. 
2.1. LATCH RS 
 A figura abaixo apresenta o símbolo, o diagrama lógico e a tabela de operação de um 
latch RS implementado com portas lógicas NOR2. Do diagrama lógico observamos que as 
portas NOR estão interligadas em cruz, ou seja, uma das entradas da porta correponde a uma 
das saídas do latch e vice-versa. 
 
R
S
Q
/Q
 
1
2
R(reset)
S(set)
Q
/Q
 
Reset Set  Q  /Q 
0  0  mantém 
0  1  1  0 
1  0  0  1 
1  1  inválido 
 
Figura 1: Símbolo, diagrama lógico e tabela de operação. (Fonte:autoria própria) 
 Da tabela verdade do latch RS observamos que somente é necessária a aplicação de 
um pulso na entrada R ou S para alterar o estado do latch. Considere, inicialmente, que o latch 
possui a saída em nível lógico baixo (Q = 0) e que um pulso foi aplicado na entrada S para 
coloca-la em nível lógico alto e depois retornar com a mesma para nível lógico baixo. A largura 
mínima deste pulso é dada pela soma dos atrasos de propagação das portas como 
apresentado na equação (1). 
PW(min) = TPLH + TPHL          (1) 
 O latch RS apresentado anteriormente responde imediatamente a aplicação dos sinais 
de entrada R e S. Existem outros tipos de latches, denominados de latches assíncronos, que 
possuem um sinal de controle/habilitação para habilitar a operação do mesmo. A seguir e 
apresentado o símbolo e a tabela verdade do latch RS assíncrono. 
 
Autor: Prof. Leonardo Mesquita 
_____________________________________________________________________________________ 
‐ 2 ‐ 
R
S
Q
/Q
relógio
 
R  S  relógio  Q  /Q 
X  X  0  mantém 
0  0  1  mantém 
0  1  1  1  0 
1  0  1  0  1 
1  1  1  inválido 
 
Figura 2: Símbolo e tabela de operação. (Fonte:autoria própria) 
 As entradas R e S do latch só são lidas/válidas quando o 
sinal de relógio (habilitação) é aplicado ao mesmo, para o símbolo 
apresentado anteriormente o sinal de relógio deve ser ativo alto. 
Para que este latch opere corretamente é necessário que as 
entradas estejam estáticas por um tempo mínimo antes do pulso de 
relógio ser aplicado ao mesmo, este tempo é denominado de set-up time (Tsu). 
 O latch RS possui, para uma das combinações de entrada (R=S='1'), uma resposta que 
é inválida, ou seja, para esta combinação, ambas as saídas do latch irão para nível lógico 
baixo. Para solucionar este problema foram desenvolvidos outros tipos de latches sendo todos 
oriundos do latch RS. A seguir serão apresentados os outros latches desenvolvidos. 
2.2. LATCH JK 
 O latch RS possui uma combinação de sinais de entrada, R=S=1, que produz uma 
saída inválida. Para solucionar este problema foi desenvolvido o latch JK. Neste latch a 
combinação de entrada que era inválida para o latch RS faz com que o sinal de saída seja 
invertido, ou seja, a saída será comutada para o outro valor da lógica digital. O diagrama 
lógico, o símbolo e a tabela de operação deste latch são apresentados abaixo: 
S
R
Q
/Q
relógio
J
K
relogio
 
J
K
Q
/Q
relógio
 
J  K  relógio  Q  /Q
X  X  0  Q  /Q
0  0  1  Q  /Q
0  1  1  0  1 
1  0  1  1  0 
1  1  1  /Q  Q 
 
Figura 3: Diagrama lógico, símbolo e tabela de operação. (Fonte:autoria própria) 
2.3. LATCH T 
 Um latch tipo T possui um único sinal de entrada de dados síncrona e o mesmo é 
construído a partir de um latch JK. A construção de um latch T é realizada fazendo-se a 
interligação das entradas de dados síncronas JK. Quando um sinal de nível lógico alto é 
aplicado a sua entrada de dados, o latch T comuta o valor pré-existente em sua saída, e 
quando um valor de nível lógico baixo é aplicado a sua entrada o valor de saída é mantido 
inalterado. O símbolo e a tabela verdade do referido latch são apresentados abaixo. 
R ou S
Tsu
Autor: Prof. Leonardo Mesquita 
_____________________________________________________________________________________ 
‐ 3 ‐ 
T Q
/Q
relógio
 
T  relógio  Q  /Q 
X  0  Q  /Q 
0  1  Q  /Q 
1  1  /Q  Q 
 
Figura 4: Símbolo e tabela de operação do latch tipo T. (Fonte:autoria própria) 
 
2.4. LATCH D 
 O latch tipo D possui somente uma entrada de dados síncrona. Este componente 
atualiza o valor de sua saída com o valor inserido em sua entrada, ou seja, este componente é 
denominado de latch transparente pois somente memoriza o valor contido em sua entrada de 
dado. O símbolo, o diagrama lógico, e a tabela de operação deste latch são apresentados na 
figura abaixo. 
S
R
Q
/Q
relógio
D
 
D
relogio
Q
/Q
 
relógio D  Q 
0  X  mantém
1  0  0 
1  1  1 
 
Figura 5: Diagrama lógico, símbolo e tabela de operação. (Fonte:autoria própria) 
2.4. FLIP-FLOP 
 Nos latches apresentados anteriormente os sinais de entrada devem estar fixos 
enquanto o pulso de relógio está ativo (nível baixo ou alto). Logo, pode-se concluir que estes 
dispositivos são muito susceptíveis a ruído em suas entradas de dados síncronas. Para reduzir 
a influência do ruído nestes componentes foi projetado um dispositivo que opera nos flancos do 
sinal de relógio, sendo o mesmo denominado de flip-flop. A seguir serão apresentados todos os 
símbolos e a tabela de operação dos principais flip-flops disponíveis comercialmente. 
 
FLIP-FLOP D 
D
relogio
Q
/Q
 
relógio  D  Qn+1 
0  X  Qn 
1  X  Qn 
 0  0 
 1  1 
(Fonte: autoria própria) 
FLIP-FLOP JK 
J
K
Q
/Q
relógio
 
relógio  J  K  Qn+1 
0  X  X  Qn 
1  X  X  Qn 
 0  0  Qn 
 0  1  0 
 1  0  1 
 1  1  /Qn 
Autor: Prof. Leonardo Mesquita 
_____________________________________________________________________________________ 
‐ 4 ‐ 
FLIP-FLOP T 
T Q
/Q
relógio
 
relógio  T  Qn+1 
0  X  Qn 
1  X  Qn 
 0  Qn 
 1  /Qn 
(Fonte: autoria própria) 
 
 As entradas dos latches e flip-flops só são válidas quando um sinal de 
habilitação/relógio é aplicado nestes componentes. Em muitas aplicações é necessário setar 
(colocar a saída em nível lógico alto) ou resetar (colocar a saída em nível lógico baixo) um latch 
ou flip-flop sem a aplicação de um sinal de relógio. Por esta razão, em alguns destes 
dispositivos, mais duas entradas foram adicionadas para realizar tal função. As entradas são 
denominadas de PRESET e CLEAR, e tais entradas se sobrepõem a todos os outros sinais de 
entrada existente nestes componentes. A seguir são apresentados o símbolo e a tabela 
verdade de um flip-flop JK que possui os sinais de controle PRESET e CLEAR. 
 
FLIP-FLOP JK 
J
K
Q
/Q
relógio
PRESET
CLEAR
 
relogio  Preset clear  J  K  Qn+1 
X  0  1  X  X  1 
X  1  0  X  X  0 
 1  1  0  0  Qn 
 1  1  0  1  0 
 1  1  1  0  1 
 1  1  1  1  /Qn 
 
(Fonte: autoria própria) 
3. APLICAÇÃO 
 Neste tópico serão apresentadas algumas aplicações destes componentes na área de 
elétrônica digital. Inicialmente apresentaremos o resultado comparativo da diferença de 
operação entre um componente latch e flip-flop. Observe o circuito esquemático mostrado na 
figura 6. O circuito proposto é composto por um latch D e um flip-flop D sendo conduzidos pelos 
mesmos sinais de entrada, ou seja, o sinal CLK é usado para habilitar (nivel lógico alto) a 
operação do latch D e também para sincronizar (borda de subida) a operação do flip-flop D. O 
sinal denominado D está conectado a entradade dados em ambos os componentes. Os sinais 
Q_latch e Q_ff representam os sinais de saída do latch D e do flip-flop D respectivamente. 
 
Autor: Prof. Leonardo Mesquita 
_____________________________________________________________________________________ 
‐ 5 ‐ 
8
VCC
2
D
DFF
CLRN
Q
PRN
7
VCC
6 Q_ff
OUTPUT
1
LATCH
Q
ENA
D
VCC4 CLK
INPUT
VCC3 D
INPUT
5 Q_latch
OUTPUT
 
Figura 6: Circuito esquemático desenvolvido para comparar a operação de um latch D e de um flip-flop 
D. (fonte: autoria própria) 
 
 A figura 7 apresenta os resultados obtidos de simulação do circuito proposto. Dos 
resultados podemos verificar que quando o sinal de relógio (CLK) faz uma transição de subida 
o valor de saída do flip-flop D (Q_ff) é atualizado com o valor presente na entrada de dados 
síncrona do componente, sendo que essa atualização só ocorre neste instante. Por outro lado, 
quando o sinal CLK é colocado em nivel lógico alto a saída do latch (Q_latch) é atualizada com 
a valor de entrada D durante todo o inervalo no qual o sinal CLK é mantido em alto. 
Comparado-se a forma dos sinais Q_latch e Q_ff podemos facilmente observar a diferença de 
operação de ambos os circuitos. 
 
Figura 7: Resultado de simulação do circuito esquemático mostrado na figura 6. (fonte: autoria própria) 
 
 Na figura 8 estão sendo usados 4 flip-flop's D para armazenar uma palavar binária de 4 
bits. Um circuito codificador de teclado é usado para converter uma informação decimal para o 
código BCD8421 complementado. O sistema digital possui 10 sinais de entrada denominados 
[0..9] representando os digitos decimais e um sinal denominado INICIAR necessário por 
fornecer a condição inicial dos flip-flop's. A operação do circuito é bem simples, quando uma 
entrada decimal é ativada o correspondente valor (código binário) que representa essa 
informação em BCD8421 é armazenada nos flip-flop's D, ou seja, este conjunto de flop-flop's 
está sendo usado como um registrador de dados temporários. As saídas do sistema digital são 
denominadas C[3..0] representando a informação BCD8421 armazenada. 
Autor: Prof. Leonardo Mesquita 
_____________________________________________________________________________________ 
‐ 6 ‐ 
/E
/C
/B
/D
/A D /D C3
C /C C2
C
D
B
A
B /B C1
/E
A /A C0
C[3..0]
PARALELO DE 4 BITS
REGISTRADOR
22
IN5
IN4 OUT
IN3
IN2
IN1
OR5
23
VCC
5
NOT
9
D
DFF
CLRN
Q
PRN
24 C[3..0]
OUTPUT
8
D
DFF
CLRN
Q
PRN
1
AN
BN
CN
DN
1N
2N
3N
4N
5N
6N
7N
8N
9N
74147
ENCODER
4
NOT
VCC17 8
INPUT
VCC16 7
INPUT
VCC15 6
INPUT
VCC18 9
INPUT
3
NOT
7
D
DFF
CLRN
Q
PRN
VCC11 2
INPUT
VCC13 4
INPUT
VCC12 3
INPUT
VCC14 5
INPUT
VCC19 0
INPUT
VCC10 1
INPUT
21
NOT
2
NOT
6
D
DFF
CLRN
Q
PRN
VCC20 INICIAR
INPUT
 
Figura 8: Circuito esquemático de sistema digital contendo flip-flop's D usandos para armazenar uma 
palavra binária de 4 bits. (fonte: autoria própria) 
 
 O resultado de simulação mostra que quando o sinal INICIAR está ativado (nível lógico 
baixo) o sinal de saída C[3..0] = "1111", ou seja, o sistema digital não responde a nenhuma das 
entradas de dados existentes. A partir do instante que o sinal INICIAR é desabilitado, o circuito 
inicia o armazenamento das informações solicitadas pelo usuário, como no instante t = 2ms 
onde o usuário insere o valor decimal 2 para ser armazenado neste sistema. 
 
Figura 9: Resultado de simulação do registrador de 4 bits implementado com FFD. (fonte: autoria própria) 
Autor: Prof. Leonardo Mesquita 
_____________________________________________________________________________________ 
‐ 7 ‐ 
 Outra aplicação muito comum de flip-flop's é apresentada na figura 10. Este circuito 
representa um contador binário decrescente de 3 bits. O sistema é implementado com Flip-
flop's T sendo sincronizado por borda de subida do sinal de relógio (sinal CLK), e possuindo 
também um sinal denominado RESET cuja função é realizar a incialização do contador com o 
valor "000". Ressalta-se também que todos os flip-flop's T estão configurados para sempre 
realizar a comutação do sinal de saída quando da aplicação do sinal de sincronismo. Os sinais 
de saída do contador são denominados Q[2..0]. 
8 Q1
OUTPUT
9 Q2
OUTPUT
7 Q0
OUTPUT
VCC6 RESET
INPUT
1
T
TFF
Q
CLRN
PRN
2
T
TFF
Q
CLRN
PRN
3
T
TFF
Q
CLRN
PRN
VCC5 CLK
INPUT
4
VCC
 
Figura 10: Circuito esquemático de um contador binário assíncrono decrescente de 3 bits. (fonte: autoria 
própria) 
 Na figura 11 apresentamos o resultado de simulação do contador. O sinal INICIAR está 
ativo até t = 1.0s impondo como saída Q[2..0] = "000" para o contador. Após a desabilitação 
deste sinal, o contador passa a responder a aplicação do sinal de relógio. Neste exemplo o 
período do sinal de relógio (CLK) é de 1.0s, e no instante t = 1.5s ocorre uma borda de subida 
do sinal CLK fazendo com que o sinal Q0 comute para '1' (Q0 = '1'), pois o sinal CLK atua 
somente como sinal de sincronismo deste FFT. Como consequência, neste instante, também é 
gerado o sinal de sincronismo do segundo FFT (sinal Q0 faz uma transição de '0' para '1'), 
forçando Q1 = '1' e finalmente será gerado o sinal de sincronismo do terceiro FFT fazendo 
também este componente comutar (Q2 = '1'). Portanto, a cada transição de subida do sinal 
CLK este contador decrementa de 1 o valor de sua saída. 
 
 
Figura 11: Resultado de simulação do contador assíncrono decrescente 3 bits implementado com FFT. 
(fonte: autoria própria) 
 Na figura 12 é apresentado o circuito denominado de registrador em anel de 4 bits 
implementado com flip-flop's D. Este circuito possui a função de realizar o deslocamento ciclíco 
de uma palavra binária de 4 bits. O sistema possui dois sinais de entrada: (i) sinal INICIAR 
usado para inserir o padrão "1000" no circuito. (ii) sinal CLK que representa o sinal de 
Autor: Prof. Leonardo Mesquita 
_____________________________________________________________________________________ 
‐ 8 ‐ 
sincronismo do sistema; Os sinais de saída são acessados pelo usuário através do barramento 
de dados S[0..3]. É importante ressaltar a operação síncrona do sistema, ou seja, todos os FFD 
são atualizados no mesmo instante de tempo. 
 
10 S1
OUTPUT
11 S2
OUTPUT
12 S3
OUTPUT
VCC7 INICIAR
INPUT
9 S0
OUTPUT
VCC6 CLK
INPUT
1
D
DFF
CLRN
Q
PRN
2
D
DFF
CLRN
Q
PRN
3
D
DFF
CLRN
Q
PRN
4
D
DFF
CLRN
Q
PRN
5
VCC
 
Figura 12: Circuito esquemático de um registrador em anel de 4 bits. (fonte: autoria própria) 
 
 A figura 13 apresenta o resultado de simulação do circuito. A operação sincrona do 
circuito incia-se em t = 1.5s, sendo que a cada pulso de relógio a informação contida no 
registrador (Q[0..3] = "1000") é deslocada ciclicamente a cada aplicação de um pulso de 
relógio. 
 
 
Figura 13: Resultado de simulação do registrador em anel de 4 bits. (fonte: autoria própria) 
 
LITERATURA RECOMENDADA 
[1] Tocci, R. J.; Widmer, N. S.; Moss, G. L; Sistemas Digitais: Princípios e Aplicações - 11. 
ed., São Paulo, Pearson Prentice Hall, 2011. 
 Capítulo 5: Flip-Flops e Dispositivos Correlatos 
[2] Floyd, Thomas L.; Sistemas digitais: fundamentos e aplicações - 9. ed. - Porto Alegre, 
Bookman, 2007. 
 Capítulo 7: Latches, Flip-Flops e Temporizadores