Latches e Flip-flops

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Atividades Desenvolvidas 
 
 
 
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Curso:​ Técnico Integrado em Eletrônica 
 
Disciplina:​ Eletrônica Digital II 
Professor: ​Matheus Leitzke Pinto 
Data: 14/12/2020 ​Módulo: 6 
 
Aluno: Lucas Turcatto de Carvalho Relatório: ​Latches e Flip-flops 
Objetivo 
​O presente projeto tem por questão central analisar a montagem dos ​Latches ​e ​Flip-flops com 
componentes eletrônicos, como os Circuitos Integrados com suas respectivas portas lógicas, como também 
associar os conceitos aprendidos em aula para a interpretação e detalhamento dos seus respectivos 
funcionamentos, dando início ao estudo de circuitos sequenciais capazes de armazenar (ou “reter”) um 
estado de funcionamento, ou seja, de declarar um elemento de memória. 
 
 Introdução 
Para o entendimento de conceitos que contemplam o tema abordado, é necessário, primeiramente, 
ter-se a elucidação do conceito de memória e também de lógica sequencial, que são funções intrínsecas ao 
funcionamento dos ​Latches ​e ​Flip-flops. 
Qualquer circuito biestável possui dois estados de funcionamento, como ligado e desligado, por 
exemplo, e isso implica diretamente na obtenção de opções lógicas onde somente a lógica combinacional 
não é suficiente para resolver um problema, pois a entrada não retém um estado. Para solucionar o 
problema mencionado, temos a memória associada à lógica combinacional, o que constitui a lógica 
sequencial, onde os estados lógicos das saídas não dependem apenas dos estados das entradas, mas 
também dos estados anteriores das mesmas, ou seja, de sua sequência. 
Temos, por meio da breve explicação, o motivo pelo qual o estudo de ​Latches e ​Flip-flops é 
importante no âmbito da eletrônica digital, e agora é imprescindível realizar um pequeno resumo sobre esses 
circuitos. 
Os ​Latches ​e ​Flip-flops são parecidos entre si, tendo dois estados de funcionamento que podem 
reter-se em sua saída (SET e RESET, ou 1 e 0), armazenando uma informação. A única diferença entres 
esses dois circuitos reside na forma como mudam de estado. Enquanto o ​Latch executa seus estados de 
forma assíncrona, mudando seu estado por meio dos níveis dos sinais de controle (SET e RESET), o 
Flip-flop ​muda entre seus estados por meio de um pulso de disparo, determinado como ​Clock​, o que o 
caracteriza como síncrono, pois somente muda seu estado com a transição do sinal de controle, sendo 
crescente ou decrescente em um pequeno intervalo de tempo. 
​Latches e ​Flip-flops são constituídos, basicamente, de portas lógicas ​NAND ​ou ​NOR​, onde cada porta 
realimenta (ou reforça) a outra, para que a saída se mantenha até que haja a transição do sinal de entrada. 
Os tipos de ​Latches ​são: SR (SET-RESET), SR com Enable (controlado), Latch Tipo D (uma entrada 
interligando SET e RESET com Enable). E os tipos de ​Flip-flops são: Flip-flop RS, Flip-flop D, Flip-flop JK e 
Flip-flop T. Não cabe, neste momento, dissecar o modo como cada circuito lógico opera, pois isso será 
abordado no decorrer do trabalho. 
Ao longo deste relatório, o descritivo de operação, a discussão sobre os resultados e a conclusão sobre 
o tema ​Latches ​e ​Flip-flops ​irão possuir mais detalhes por intermédio de simulações e explicações a respeito 
de sua operação. 
 
 
 
 
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Simulação dos Latches SR e SR Enable 
 
Os circuitos que serão apresentados são os elementos mais básicos de memória, onde o primeiro 
apresenta duas entradas, “ ” e “ ”, respectivas aos estados lógicos convencionados como SET e RESET, e S R 
duas saídas “ ” e “ ”, onde uma é normal e a outra é invertida, respectivamente. E, como dito Q Q 
anteriormente, ambas saídas possuem uma realimentação para que o ​Latch mantenha o seu valor nas 
saídas, enquanto as entradas possuírem níveis lógicos altos (S = 1 e R = 1). 
 A seguir, temos o circuito representado no Proteus (Figura 1) e sua tabela da verdade (Tabela 1). 
Figura 1 - Representação do Latch SR no Proteus 
 
 
Tabela 1 - Diagrama combinacional de funcionamento do Latch SR 
 
 
Inicialmente, quando as portas SET e RESET possuem níveis lógicos iguais a 0, o seu funcionamento 
será inválido pois ambas as saídas terão níveis lógicos altos, o que é impossível, visto que uma das saídas é 
invertida, tornando-se um efeito incoerente com a álgebra booleana. 
Após isso, temos a entrada SET = 0 e RESET = 1, o que determina na saída um estado alto, e Q 
consequentemente um estado baixo na saída . A partir daí, teremos o efeito de memória, só podendo ser Q 
mudado se for invertido os estados lógicos das entradas SET e RESET. 
Por fim, a última combinação restante é a das duas entradas com níveis lógicos altos, originando o 
entendimento sobre “reter” um estado de funcionamento, já que as saídas irão permanecer com seus estados 
anteriores ( - saída anterior e - saída anterior barrada), o que é, de fato, perceptível na prática.QA QA 
SET RESET Q Q 
0 0 XXX XXX 
0 1 1 0 
1 0 0 1 
1 1 QA QA 
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Adiante, temos o circuito lógico ​Latch Enable​, que segue a mesma premissa citada anteriormente: 
constituir um circuito que armazene uma informação de um bit de acordo com a combinação e sequência dos 
níveis de suas entradas. O ​Latch Enable além de executar essa função, permite o controle sobre as entradas, 
estabelecendo um sincronismo na operação do circuito, ou seja, ligando ou desligando suas funções a 
qualquer momento, e não dependendo de uma sequência específica. 
O circuito ​Latch Enable ​ainda contará com as entradas “ ” e “ ”, e uma nova entrada chamada “ ” S R NE 
(referente ao ​Enable​), juntamente com as saídas “ ” e “ ”. O circuito pode ser observado pela Figura 2 e Q Q 
seu funcionamento pela Tabela 2. 
 
Figura 2 - Representação do Latch Enable no Proteus 
 
 
Tabela 2 - Tabela da verdade do Latch Enable 
 
Para facilitar a explicação do circuito mostrado acima, é também necessário o entendimento quanto ao 
conceito de habilitação do ​Latch​, que tem a seguinte simbologia pela Figura 3. 
 
 
Figura 3 - Habilitação do Latch em estado alto ou baixo 
Na primeira imagem da sequência de imagens da Figura 2, é possível identificar que todas as entradas 
EN SET RESET Q Q 
0 0 0 QA QA 
0 0 1 QA QA 
0 1 0 QA QA 
0 1 1 QA QA 
1 0 0 QA QA 
1 0 1 0 1 
1 1 0 1 0 
1 1 1 XXX XXX 
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do ​Latch estão “zeradas”, obtendo como saída o estado anterior “ ” e “ ”, pois estando a entrada Enable QA QA 
em nível lógico baixo, este possuirá a função de desabilitar o circuito ​Latch ​(armazenando um estado), e 
pode-se observar tal efeito ao longo de todas as combinações onde “ ” possuir estado lógico igual a 0.NE 
Já na segunda imagem da Figura 2, tem-se por efeito o funcionamento do circuito, porque o nível lógico 
da entrada ​Enable é alto, e estando ​RESET acionado, por convenção, a saída “ ” deve refletir o seu estado, Q 
o que é verídico no circuito apresentado; reciprocamente, a saída “ ” possui o estado inverso. Na terceira Q 
ilustração, tem-se o resultado inverso, pois, agora, é a entrada ​SET que está habilitada, reproduzindo o seu 
efeito na saída “ ” ( ) e, consequentemente, o inverso na saída “ ” ( ).Q Q = 1 Q Q = 0O último retrato representa o estado inválido do circuito, onde ambas as saídas possuem níveis altos. 
 
 
 
Simulação do Flip-flop JK (CI 7473) 
 
Na introdução deste relatório, foi explicitada a forma como os ​Flip-flops alteram entre os seus estados 
para armazenar sua função: sendo introduzido a um circuito uma outra entrada determinada ​Clock​. Com a 
variação/transição ascendente (de nível lógico baixo para nível lógico alto) ou descendente (de nível lógico 
alto para nível lógico baixo) do seu sinal de controle, há a mudança do estado lógico de saída, caracterizando 
os ​Flip-flops ​como dispositivos sensíveis à borda de subida ou de descida do sinal do ​Clock​. Para exemplificar 
isso, existe a seguinte simbologia representada pela Figura 4. 
 
 
 ​ Figura 4 - Representação das bordas de subida e de descida de controle 
 
 
Estando isso entendido, é possível detalhar sobre a construção do Circuito Integrado estudado, este, 
que possui como entradas “ ” (sendo semelhante à entrada SET), “ ” (assemelhando-se à entrada RESET), J K 
“ ” (o ​Clock​) e “ ”, sendo denominado como ou PRESET ou ​Clear​, que “seta” ou “reseta” o circuito aLKC R 
qualquer instante. As saídas são as mesmas já conhecidas dos ​Latches​: “ ” e “ ”.Q Q 
Este circuito pode ser representado pelas seguintes imagens da Figura 5, e possuindo o seguinte 
funcionamento por meio da Tabela 3. 
 
 
Tabela 3 - Tabela da verdade CI 7473 
 
 
CLK R J K Q Q 
≠￬ L X X 0 1 
￬ H 0 0 QA QA 
￬ H 0 1 0 1 
￬ H 1 0 1 0 
￬ H 1 1 QA QA 
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Figura 5 - Representação do CI 7473 no Proteus 
 
 
 No software Tinkercad, o circuito possui a seguinte construção (Figura 6): 
 
 
 
Figura 6 - Funcionamento do circuito no Tinkercad (com R no VCC) 
 
Inicialmente, o circuito encontra-se em seu estado “resetado” assincronamente (Figura 5), pois de 
acordo com o ​datasheet do CI, o mesmo estará com a sua saída “ ” em nível lógico baixo e “ ” em alto Q Q 
quando “ ” tem estado lógico baixo, podendo ser observado pela primeira imagem.R 
Após isso, temos a entrada assíncrona em nível lógico alto, acarretando no funcionamento normal do 
circuito, onde “ ” está em nível lógico alto, o que torna efetivo um nível lógico baixo na primeira saída, já que K 
o mesmo possui a função RESET; na segunda saída, há o inverso do estado lógico citado. 
Em seguida, na terceira imagem da Figura 5, temos a entrada SET ou “ ” com nível alto de execução, J 
o que se reproduz na saída “ ” igual a 1 e “ ” igual a 0, sendo explícito tal funcionamento por meio da sua Q Q 
utilização prática no sistema Proteus, obtendo o mesmo efeito com a sua tabela da verdade. 
Por fim, é observável o estado que seria proibido nos ​Latches ​e ​Flip-flops convencionais, onde ambas 
as entradas têm estados lógicos altos, mas que neste caso, apenas inverte o estado anterior, sendo 
denominado ​Toggle ​(ou complemento). Variando a borda descendente do ​Clock​, a execução inverte 
novamente o estado anterior, produzindo o efeito de memória neste circuito lógico. 
 
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Simulação e descrição do funcionamento dos CIs 74373 e 74374 
 
 
 A seguir temos o preenchimento da tabela da verdade do CI 74373 pela Tabela 4: 
 
 
 ​Tabela 4 - Tabela da verdade do CI 74373 (Latch) 
 
 ​ Na Figura 6 é possível verificar o funcionamento do circuito do CI 74373 no Proteus: 
 
Figura 6 - Funcionamento do circuito 74373 (Latch) 
 
O primeiro circuito tem como base de funcionamento o ​Latch Tipo D, que deriva a função do ​Latch ​SR 
Enable​, com uma porta lógica inversora entre as entradas SET e RESET, criando uma entrada denominada 
“ ”, e sendo a segunda entrada a porta “ ”, com a função ​Enable​, que irá habilitar ou desabilitar o circuito.D EL 
Vale destacar que agora não existirá estado proibido nem mesmo a manutenção do estado lógico. 
A primeira foto da sequência de imagens representa um estado do circuito em que ambas as entradas 
são iguais a 0, ocasionando na função de memória do circuito, podendo ser observado tal efeito porque o 
estado anterior era 0 também, refletindo isso em sua saída “ ”. Na segunda imagem ocorre a mesma coisa: 0Q 
a função ​Enable​ “desabilita” o circuito, armazenando o estado de saída anterior. 
Na terceira imagem já é possível constatar a habilitação do circuito, mas como a entrada “ ” tem um D 
nível lógico baixo, a saída reflete o estado RESET ( ). E, seguindo para a última imagem, temos a 0Q = 0 
execução do circuito no que seria um estado proibido, o que não acontece porque a função ​Enable apenas 
habilita o circuito, e “ ” pega o valor SET e coloca na saída, deixando-a com nível lógico alto.D 
 
 
LE D0 Q0 
0 0 QA 
0 1 QA 
1 0 0 
1 1 1 
 
 
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 ​ Pela Tabela 5 foi realizado o preenchimento do diagrama de funcionamento do CI 73734: 
 
 
Tabela 5 - Tabela da verdade do CI 74374 (Flip-flop) 
 
 ​ No sistema Proteus, temos o seguinte funcionamento demonstrado pela Figura 7: 
 
Figura 7 - Funcionamento do circuito 7437 (Flip-flop) 
 
​No intuito de não tornar maçante a confecção deste relatório com o acréscimo de informações possíveis 
de se deduzir, não irei detalhar sobre o circuito acima, pois a única mudança no que concerne à sua 
execução reside no fato de que este circuito é um ​Flip-flop Tipo D (“Data”), sendo acionado pela sua transição 
de ​Clock ​ascendente. Este CI é feito por dois circuitos ​Latch conectados em cascata, onde a entrada “ ” LKC 
tem por função “​Enable”​ (se comparado com o ​Latch ​Tipo D). 
 
1. Por que a entrada dos dois circuitos integrados apresentados anteriormente estão ligados à OE 
Terra (GND)? Explique qual a função desta entrada. 
R: ​Esta conexão do circuito tem como função desconectar a saída tratada, deixando-a com alta Q 
impedância quando a entrada citada estiver com um sinal de alto nível lógico. Portanto, para que essa função 
de segurança não ocorra, em ambos os circuitos tivemos a conexão no terminal Terra, para que a entrada 
 ​possuísse estado lógico baixo.OE 
2. Qual é a função da entrada LATCH ENABLE (LE)? 
CLK D0 Q0 
≠​↑ 0 QA 
≠​↑ 1 QA 
↑ 0 0 
↑ 1 1 
 
 
 
 
 
 
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R: ​Por meio de seu sinal de controle (alto ou baixo), esta entrada executa a função de habilitar ou desabilitar 
a saída, ou seja, pegando o sinal de entrada da porta D para a saída Q quando as duas possuírem estados 
lógicos altos, e retendo o resultado saída anterior quando LE for igual a 0 (mesmo com a variação de D). 
 
3. Qual é a função da entrada CLOCK (CLK)? 
R: A ativação síncrona do ​Clock ​faz com que o CI analisado seja sensível à borda ascendente do CLK, 
então, a sua função também é habilitar ou desabilitar o circuito (memória) por meio da sua variação de nível. 
 
4. Descreva a principal diferença dos dois circuitos integrados. 
R: Conforme dito anteriormente, os dois circuitos distinguem-se quanto ao modo de mudança dos sinais de 
controle: um é sensível ao sinal de controle (LE), e o outro é sensível à borda do sinal de controle (CLK). 
 
5. Pesquise e relate ao menos uma aplicação prática para os dois circuitos integrados. 
R: ​A supressão de ruídos em chaves mecânicas com a utilização do Latch 
(​https://www.embarcados.com.br/latch/​), e contadores digitais com os Flip-flops 
(​http://www.dsc.ufcg.edu.br/~pet/jornal/abril2014/materias/recapitulando.html​).Conclusão 
 
Com a introdução do objeto de estudo deste relatório por meio de conceitos aprendidos em aula, foi-se 
inteligível a forma de obtenção do efeito memória, desde os circuitos assíncronos mais simples, até os 
circuitos lógicos síncronos mais sofisticados. Com análises em diferentes softwares, como o Proteus e o 
Tinkercad, o assunto estudado elucidou-se ainda mais quando os resultados teóricos visualizados nos 
datasheets dos Circuitos Integrados concordavam com os resultados obtidos em prática. E, a partir disso, 
tenho mais um conteúdo aprendido no curso de Eletrônica Digital. 
https://www.embarcados.com.br/latch/
http://www.dsc.ufcg.edu.br/~pet/jornal/abril2014/materias/recapitulando.html