É possível implementar em VHDL a geração de estímulos para a realização de teste independente da ferramenta de simulação.
Para gerar sinais aleatór...
É possível implementar em VHDL a geração de estímulos para a realização de teste independente da ferramenta de simulação.
Para gerar sinais aleatórios como estímulos em região de código sequencial utiliza-se o comando:
A UNTIL
B WAIT
C AFTER
D FOR
E WHEN
Compartilhar