Sistema de Sintonia Automática de Filtros Gm-C

Prévia do material em texto

Universidade Federal do Rio de Janeiro
Escola Politécnica
Departamento de Eletrônica e de Computação
Sistema de Sintonia Automática de Filtros Gm-C usando
uma Arquitetura PLL
Autor:
Gustavo dos Santos de Moraes
Orientador:
Prof. Carlos Fernando Teodósio Soares, D.Sc.
Co-orientador:
Prof. Antonio Petraglia, Ph.D.
Examinador:
Prof. Fernando Antônio Pinto Barúqui, D.Sc.
Examinador:
Prof. José Gabriel Rodríguez Carneiro Gomes, Ph.D.
DEL
Agosto de 2010
UNIVERSIDADE FEDERAL DO RIO DE JANEIRO
Escola Politécnica - Departamento de Eletrônica e de Computação
Centro de Tecnologia, bloco H, sala H-212A, Cidade Universitária
Rio de Janeiro - RJ CEP 21949-900
Este exemplar é de propriedade da Universidade Federal do Rio de Janeiro,
que poderá incluí-lo em base de dados, armazenar em computador, microfilmar ou
adotar qualquer forma de arquivamento.
É permitida a menção, reprodução parcial ou integral e a transmissão entre
bibliotecas deste trabalho, sem modificação de seu texto, em qualquer meio que
esteja ou venha a ser fixado, para pesquisa acadêmica, comentários e citações, desde3
que sem finalidade comercial e que seja feita a referência bibliográfica completa.
Os conceitos expressos neste trabalho são de responsabilidade do(s) autor(es)
e do(s) orientador(es).
ii
DEDICATÓRIA
À minha família.
iii
AGRADECIMENTO
Agradeço à minha família por ter me dado todas as condições necessárias para
que eu pudesse concluir esta graduação em Engenharia Eletrônica e de Computação.
Aos professores e orientadores Carlos Fernando Teodósio Soares e Antonio
Petraglia por todos os ensinamentos e oportunidades. Sempre solícitos e pacientes
para sanar as dúvidas e os problemas enfrentados.
Aos professores do Departamento de Engenharia Eletrônica e de Computação
pela formação de excelência.
Aos colegas e professores do Laboratório de Processamento Analógio e Digital
de Sinais com os quais tive a satisfação de conviver e trabalhar.
Aos colegas de turma e amigos de curso que tornaram mais agradáveis estes
anos de graduação.
iv
RESUMO
As funções de transferência implementadas por filtros Gm-C dependem de
valores absolutos de transcondutâncias e capacitâncias, os quais são bastante afe-
tados pelas variações no processo de fabricação da tecnologia CMOS. Desta forma,
deve-se adotar um método para que a frequência de corte do filtro fique precisa-
mente definida e não sofra influência decorrente das variações de processo. Assim,
este trabalho desenvolve um Phase-Locked Loop (PLL) com o intuito de detectar
tais variações e realizar o ajuste automático da frequência de corte do filtro Gm-C.
Para comprovar a robustez do circuito, simulações de Monte Carlo foram realizadas.
Palavras-Chave: Phase-Locked Loop, PLL, Filtro Gm-C, CMOS.
v
ABSTRACT
Transfer functions implemented by Gm-C filters depend on absolute values
of transconductance and capacitances, which are greatly affected by variations in
the manufacturing process of CMOS technology. Then, we need to adopt a method
so that the filter’s cutoff frequency be precisely defined and do not suffer the influ-
ence of process variations. This work develops a Phase-Locked Loop (PLL) in order
to detect such variations and make the automatic adjustment of the Gm-C filter’s
cutoff frequency. Monte Carlo simulations were performed to prove the robustness
of the circuit.
Key-words: Phase-Locked Loop, PLL, Gm-C Filter, CMOS.
vi
SIGLAS
ADPLL – All-Digital Phase-Locked Loop
CI – Circuito Integrado
CMOS – Complementary Metal Oxide Semiconductor
CP – Charge-Pump
DCO – Digitally-Controlled Oscillator
DPLL – Digital Phase-Locked Loop
DSP – Digital Signal Processor
FF – Flip-flop
LF – Loop Filter
LPLL – Linear Phase-Locked Loop
OTA – Operational Transconductance Amplifier
PD – Phase Detector
PFD – Phase/Frequency Detector
PLL – Phase-Locked Loop
SC – Switched Capacitor
SPLL – Software Phase-Locked Loop
THD – Total Harmonic Distortion
VCO – Voltage-Controlled Oscillator
vii
Sumário
1 Introdução 1
1.1 Tema . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Delimitação . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.3 Justificativa . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.4 Objetivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.5 Metodologia . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.6 Descrição . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2 Phase-Locked Loop 4
2.1 Localização . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
2.2 Classificação dos PLLs . . . . . . . . . . . . . . . . . . . . . . . . . . 4
2.3 Arquitetura do PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
2.3.1 Detector de Fase . . . . . . . . . . . . . . . . . . . . . . . . . 6
2.3.2 Charge-Pump . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.3.3 Filtro de Loop . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.3.4 Atenuador . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.3.5 Oscilador Controlado por Tensão (VCO) . . . . . . . . . . . . 15
2.4 Função de Transferência do PLL . . . . . . . . . . . . . . . . . . . . . 18
3 Projeto do PLL 21
3.1 Projeto do Detector de Fase e Frequência . . . . . . . . . . . . . . . . 22
3.1.1 Portas NOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3.1.2 Porta Inversora . . . . . . . . . . . . . . . . . . . . . . . . . . 23
3.2 Projeto do Charge-Pump . . . . . . . . . . . . . . . . . . . . . . . . . 23
3.3 Projeto do Filtro de Loop . . . . . . . . . . . . . . . . . . . . . . . . 24
viii
3.4 Projeto do Atenuador . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.5 Projeto do Oscilador Controlado por Tensão . . . . . . . . . . . . . . 28
3.5.1 Projeto dos OTAs do VCO . . . . . . . . . . . . . . . . . . . . 28
3.5.2 Projeto dos Capacitores do VCO . . . . . . . . . . . . . . . . 30
3.5.3 Projeto do OTA de Saída do VCO . . . . . . . . . . . . . . . 31
4 Layouts 33
4.1 Layout do Detector de Fase e Frequência . . . . . . . . . . . . . . . . 33
4.1.1 Layouts das Portas NOR . . . . . . . . . . . . . . . . . . . . . 33
4.1.2 Layout da Porta Inversora . . . . . . . . . . . . . . . . . . . . 34
4.1.3 Layout do PFD . . . . . . . . . . . . . . . . . . . . . . . . . . 34
4.2 Layout do Charge-Pump . . . . . . . . . . . . . . . . . . . . . . . . . 35
4.3 Layout do Filtro de Loop . . . . . . . . . . . . . . . . . . . . . . . . . 36
4.4 Layout do Atenuador . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
4.5 Layout do Oscilador Controlado a Tensão . . . . . . . . . . . . . . . 36
4.5.1 Layout dos Capacitores . . . . . . . . . . . . . . . . . . . . . . 36
4.5.2 Layout dos OTAs do VCO . . . . . . . . . . . . . . . . . . . . 39
4.5.3 Layout do OTA de Saída do VCO . . . . . . . . . . . . . . . . 40
4.5.4 Layout do VCO . . . . . . . . . . . . . . . . . . . . . . . . . . 42
4.6 Layout do PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
5 Simulações 44
5.1 Simulação do Detector de Fase e Frequência . . . . . . . . . . . . . . 44
5.2 Simulação do Charge-Pump . . . . . . . . . . . . . . . . . . . . . . . 45
5.3 Simulação do Atenuador . . . . . . . . . . . . . . . . . . . . . . . . . 47
5.4 Simulação do Oscilador Controlado por Tensão . . . . . . . . . . . . . 48
5.4.1 Simulação dos OTAs do VCO . . . . . . . . . . . . . . . . . . 48
5.4.2 Simulação do OTA de Saída do VCO . . . . . . . . . . . . . . 54
5.4.3 Simulação do VCO . . . . . . . . . . . . . . . . . . . . . . . . 54
5.5 Simulação do PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
6 Conclusões 64
6.1 Conclusões Gerais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
6.2 Trabalhos Futuros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
ix
Bibliografia 66
x
Lista de Figuras
2.1 Diagrama de blocos de um LPLL. . . . . . . . . . . . .. . . . . . . . . 5
2.2 Diagrama de blocos de um DPLL. . . . . . . . . . . . . . . . . . . . . . 5
2.3 Diagrama de blocos do PLL deste trabalho. . . . . . . . . . . . . . . . . 6
2.4 Curva característica Vout ×∆φ de um detector de fase. . . . . . . . . . . 7
2.5 Detector de fase e frequência utilizado neste trabalho. . . . . . . . . . . . 7
2.6 Flip-flop NOR RS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.7 Funcionamento do detector de fase e frequência com frequências iguais,
porém defasadas. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.8 Funcionamento do detector de fase e frequência com frequências diferentes. 10
2.9 Modelo de um charge-pump. . . . . . . . . . . . . . . . . . . . . . . . . 10
2.10 Funcionamento do charge-pump. . . . . . . . . . . . . . . . . . . . . . . 11
2.11 Esquemático de um charge-pump básico (a), e o detalhamento de suas
capacitâncias parasitas (b). . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.12 Esquemático da adaptação do charge-pump proposto em [1]. . . . . . . . . 13
2.13 Esquemático do charge-pump proposto em [2]. . . . . . . . . . . . . . . . 14
2.14 Esquemático do filtro de loop. . . . . . . . . . . . . . . . . . . . . . . . 15
2.15 Esquemático do atenuador. . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.16 Diagrama de blocos do oscilador em quadratura. . . . . . . . . . . . . . . 16
2.17 Esquemático do VCO. . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.18 Esquemático do VCO, utilizando OTAs com saída diferencial. . . . . . . . 18
2.19 Diagrama de blocos com as funções de transferência. . . . . . . . . . . . . 19
3.1 Projeto dos transistores. . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.2 Topologia CMOS complementar. . . . . . . . . . . . . . . . . . . . . . . 22
3.3 Esquemático das portas NOR de duas (a), três (b) e quatro entradas (c). . 23
3.4 Esquemático da porta inversora. . . . . . . . . . . . . . . . . . . . . . . 24
xi
3.5 Geometria da placa do capacitor de silício policristalino do filtro de loop. . 26
3.6 Resposta ao degrau de um sistema de segunda ordem genérico para valores
distintos de ξ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.7 Esquemático do OTA utilizado no VCO. . . . . . . . . . . . . . . . . . . 28
3.8 Geometria da placa dos capacitores unitários de silício policristalino do VCO. 30
3.9 Esquemático do OTA de saída do VCO. . . . . . . . . . . . . . . . . . . 32
4.1 Layouts das portas NOR de duas (a), três (b) e quatro entradas (c). . . . . 34
4.2 Layout da porta inversora. . . . . . . . . . . . . . . . . . . . . . . . . . 34
4.3 Layout do detector de fase e frequência. . . . . . . . . . . . . . . . . . . 35
4.4 Layout do charge-pump. . . . . . . . . . . . . . . . . . . . . . . . . . . 35
4.5 Layout do capacitor do filtro de loop. . . . . . . . . . . . . . . . . . . . . 36
4.6 Layout do atenuador. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
4.7 Arranjo da matriz de capacitores em centroide comum (a) e o mesmo ar-
ranjo com dummies (b). . . . . . . . . . . . . . . . . . . . . . . . . . . 37
4.8 Layout do capacitor unitário de 500 fF. . . . . . . . . . . . . . . . . . . 38
4.9 Layout da matriz de capacitores do VCO. . . . . . . . . . . . . . . . . . 38
4.10 Layout dos OTAs 1, 2 e 4 do VCO. . . . . . . . . . . . . . . . . . . . . 39
4.11 Layout do OTA 3 do VCO. . . . . . . . . . . . . . . . . . . . . . . . . . 40
4.12 Casamento em cross-quad. . . . . . . . . . . . . . . . . . . . . . . . . . 41
4.13 Layout do OTA de saída do VCO. . . . . . . . . . . . . . . . . . . . . . 41
4.14 Layout do VCO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
4.15 Layout do PLL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
5.1 Simulação do detector de fase e frequência com sinais de entrada de mesma
frequência defasados. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
5.2 Simulação do detector de fase e frequência com sinais de entrada de frequên-
cias diferentes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
5.3 Simulação de carga (a) e descarga do charge-pump [1] (b). . . . . . . . . . 46
5.4 Simulação de carga (a) e descarga do charge-pump [2] (b). . . . . . . . . . 46
5.5 Simulação de Monte Carlo da corrente de saída de carga (a) e descarga (b)
do charge-pump [1] em função da tensão de saída. . . . . . . . . . . . . . 47
xii
5.6 Simulação de Monte Carlo da corrente de saída de carga (a) e descarga (b)
do charge-pump [2] em função da tensão de saída. . . . . . . . . . . . . . 47
5.7 Simulação da curva característica Vo × Vin do atenuador. . . . . . . . . . 48
5.8 Circuito utilizado para se obter a resposta em frequência dos OTAs. . . . . 50
5.9 Resposta em frequência dos OTAs 1, 2 e 4 (a) e do OTA 3 (b). . . . . . . 50
5.10 Corrente diferencial de saída (a) e transcondutância (b) variando-se Vctrl
para os OTA’s 1, 2 e 4. . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
5.11 Corrente diferencial de saída (a) e transcondutância (b) variando-se Vctrl
para o OTA 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
5.12 Circuito utilizado para medição do THD da corrente diferencial de saída. . 52
5.13 Formas de onda da corrente diferencial de saída para um Vctrl de 2,5 V (a)
e o THD para diversos valores de Vctrl para os OTAs 1, 2 e 4. . . . . . . . 53
5.14 Formas de onda da corrente diferencial de saída para um Vctrl de 2,5 V (a)
e o THD para diversos valores de Vctrl para o OTA 3. . . . . . . . . . . . 53
5.15 Curva característica Vo × Vin do OTA da saída do VCO (a) e o zoom de
sua derivada na região de interesse (b). . . . . . . . . . . . . . . . . . . . 54
5.16 Simulação da curva característica do VCO e sua aproximação linear. . . . 55
5.17 Transcondutâncias dos OTAs 3 e 4 para um Vctrl de 2, 5 V (a) e a diferença
das transcondutâncias (b). . . . . . . . . . . . . . . . . . . . . . . . . . 56
5.18 Corrente diferencial de saída para os OTAs 1, 2 e 4, e para o OTA 3. . . . 56
5.19 Diferença das correntes diferenciais de saída (a) e um zoom na região de
transcondutância negativa (b). . . . . . . . . . . . . . . . . . . . . . . . 57
5.20 Resposta no tempo da saída diferencial do VCO para diferentes valores de
tensões de entrada (a) e suas respectivas tensões convertidas pelo OTA de
saída (b). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
5.21 Diagrama de blocos final do PLL. . . . . . . . . . . . . . . . . . . . . . 58
5.22 Transitório do sinal produzido pelo VCO do PLL (a) e a evolução da
frequência de oscilação do VCO no tempo. . . . . . . . . . . . . . . . . . 58
5.23 Sinais do PLL fora de sincronia (a) e, por fim, sincronizados (b). . . . . . 59
5.24 Transitório do sinal produzido pelo VCO do PLL (a) e a respectiva evolução
da frequência (b) para a simulação de Monte Carlo variando-se apenas os
parâmetros de processo. . . . . . . . . . . . . . . . . . . . . . . . . . . 59
xiii
5.25 Tensões diferenciais de saída do VCO (a) e tensões de saída do compara-
dor do VCO (b) para a simulação de Monte Carlo variando-se apenas os
parâmetros de processo. . . . . . . . . . . . . . . . . . . . . . . . . . . 60
5.26 Tensões de saída do charge-pump (a) e tensões de entrada do VCO (b) para
a simulação de Monte Carlo variando-se apenas os parâmetros de processo. 60
5.27 Transitório do sinal produzido pelo VCO do PLL (a) e a respectiva evolução
da frequência (b) para a simulação de Monte Carlo. . . . . . . . . . . . . 61
5.28 Tensões diferenciais de saída do VCO (a) e tensões de saída do comparador
do VCO (b) para a simulação de Monte Carlo. . . . . . . . . . . . . . . . 61
5.29 Tensões de saída do charge-pump (a) e tensões de entrada do VCO (b)
para a simulação de Monte Carlo. . . . . . . . . . . . . . . . . . . . . . 62
5.30 Transitório do sinal produzido pelo VCO do PLL (a) e a respectiva evolução
da frequência (b) para a simulação paramétrica datemperatura. . . . . . . 62
5.31 Tensões de saída do charge-pump (a) e tensões de controle do VCO (b)
para a simulação paramétrica da temperatura. . . . . . . . . . . . . . . . 62
5.32 Tensões diferenciais de saída do VCO (a) e tensões de saída do comparador
do VCO (b) para a simulação de variação da temperatura. . . . . . . . . . 63
xiv
Lista de Tabelas
2.1 Tabela verdade do flip-flop NOR RS. . . . . . . . . . . . . . . . . . . 8
3.1 Dimensões dos transistores do charge-pump proposto em [1]. . . . . . 24
3.2 Dimensões dos transistores do charge-pump proposto em [2]. . . . . . 24
3.3 Dimensões dos transistores do atenuador. . . . . . . . . . . . . . . . . 28
3.4 Dimensões dos transistores dos OTAs 1, 2 e 4. . . . . . . . . . . . . . 29
3.5 Dimensões dos transistores do OTA 3. . . . . . . . . . . . . . . . . . 29
3.6 Dimensões dos transistores do OTA de saída do VCO. . . . . . . . . . 31
5.1 Polarização dos transistores dos OTAs 1, 2 e 4. . . . . . . . . . . . . . 49
5.2 Polarização dos transistores do OTA 3. . . . . . . . . . . . . . . . . . 49
5.3 Caracterização dos OTAs do VCO. . . . . . . . . . . . . . . . . . . . 51
xv
Capítulo 1
Introdução
1.1 Tema
O trabalho tem como tema o desenvolvimento de um Phase-Locked Loop
(PLL) para sintonia automática de um filtro Gm-C. Assim, pretende-se fazer com
que a frequência de corte do filtro seja corrigida e ajustada automaticamente. A
ideia aqui é detectar as variações do processo de fabricação do circuito integrado
(CI) através do PLL, o que possibilitaria realizar o ajuste.
1.2 Delimitação
O objetivo deste trabalho consiste no estudo, projeto e desenvolvimento de
um PLL, utilizando-se a tecnologia CMOS (Complementary Metal Oxide Semicon-
ductor), para realizar a sintonia automática de filtros Gm-C contínuos no tempo,
visto que, durante o processo de fabricação do chip, é possível que ocorram varia-
ções nos valores dos componentes projetados, o que inevitavelmente acarretaria a
alteração da frequência de corte do filtro.
1.3 Justificativa
Os filtros a capacitores chaveados (SC) têm suas funções de transferência
relacionadas a razões entre capacitâncias, que podem ser realizadas com elevada
precisão em circuitos integrados. Portanto, estes tipos de filtros dispensam ajustes
1
em seus componentes após a fabricação do CI.
Por outro lado, as funções de transferência dos filtros Gm-C dependem de
valores absolutos de transcondutâncias e capacitâncias. Consequentemente, em vir-
tude das variações no processo de fabricação CMOS, uma das necessidades dos filtros
Gm-C é o ajuste de sua frequência de sintonia, que deve estar precisamente definida.
Como já foi anteriormente mencionado, umas das técnicas de sintonia automática
de filtros emprega uma arquitetura PLL. De acordo com esse sistema de sintonia, o
oscilador controlável do PLL é projetado usando a mesma técnica Gm-C empregada
na implementação do filtro. Os transcondutores empregados tanto no filtro como
no oscilador possuem suas transcondutâncias ajustáveis a partir de uma tensão de
sintonia. Dessa forma, se dimensionarmos o filtro para apresentar a frequência de
corte desejada quando submetido à mesma tensão de sintonia que faz com que o
oscilador opere em uma determinada frequência de referência, então, sempre que
houver variações nos parâmetros dos componentes que levem a uma mudança na
frequência de corte do filtro e na frequência de oscilação do oscilador, essa mudança
será compensada pelo PLL. Isto acontece porque o oscilador do PLL é forçado a ser
novamente sincronizado com a frequência desejada. Assim, empregando o mesmo
sinal de ajuste do oscilador para sintonizar os transcondutores do filtro, este voltará
a apresentar a frequência de corte desejada, assim como o oscilador é forçado a voltar
a oscilar na frequência de referência. Essa técnica de sintonia automática baseia-se
no fato de que as variações nos parâmetros do processo de fabricação CMOS afetam
aproximadamente da mesma forma todos os elementos de um mesmo chip. Isso faz
com que o mesmo sinal de sintonia que compensa as variações nos parâmetros dos
componentes do oscilador também consiga compensar as variações verificadas nos
parâmetros dos componentes do filtro.
1.4 Objetivos
O objetivo geral foi, então, projetar um PLL para ajustar automaticamente
a frequência de sintonia de um filtro Gm-C. Desta forma, teve-se como objetivos
específicos: (1) estudo do funcionamento do PLL e, assim, a escolha da arquitetura
mais adequada para cada um dos seus blocos funcionais; (2) projeto dos seus blocos;
2
(3) desenho (layout) das máscaras para que o sistema possa ser fabricado em um
circuito integrado CMOS.
1.5 Metodologia
Para verificar a validade do projeto, testes iniciais foram feitos utilizando-
se modelos em Verilog-A, que consiste da descrição funcional, de cada bloco do
PLL. A partir daí, cada bloco foi substituído pelo seu circuito real e testado, até
que o PLL estivesse completamente projetado. Nas simulações, foi empregado o
simulador Spectre, no qual todos os transistores são modelados através do modelo
BSIM3v3. Tendo-se completado o projeto, passou-se ao desenho das máscaras para
que o sistema possa ser integrado no processo de fabricação CMOS 0.35 µm.
Como o objetivo é utilizarmos o PLL para detectar as variações do processo
de fabricação do circuito integrado e, assim, ajustarmos a frequência de sintonia do
filtro, foram usados como OTAs (Operational Transconductance Amplifier) do VCO
(Voltage-Controlled Oscillator) os mesmos OTAs utilizados no filtro apresentado em
[3]. Assim, a tensão de controle do VCO que fizer com que este oscile na frequência
correta, ou seja, que sincronize o PLL, será a mesma tensão que servirá para corrigir
a sintonia do filtro.
1.6 Descrição
No Capítulo 2 será discutido o que é um PLL, suas arquiteturas e o funcio-
namento de cada uma das partes.
O Capítulo 3 apresenta o projeto de cada um dos blocos que foram utilizados
neste projeto.
Os layouts dos circuitos são apresentados no Capítulo 4. Nele serão expli-
citadas as técnicas usadas para o projeto das máscaras, que serão utilizadas na
fabricação do circuito.
No Capítulo 5 serão apresentadas as simulações dos componentes do PLL,
bem como do sistema completo.
Por fim, temos a conclusão do trabalho no Capítulo 6.
3
Capítulo 2
Phase-Locked Loop
2.1 Localização
O conceito de “phase locking” foi inventado na década de 1930 e rapidamente
encontrou ampla utilização na área de eletrônica e de comunicação. Embora a ideia
do phase-locked loop tenha se mantido praticamente a mesma desde então, a sua
aplicação em diferentes tecnologias e para diferentes demandas continua a desafiar
os projetistas. Entre as diversas aplicações de um PLL, podemos citar a geração de
clock em microprocessadores e sua utilização como sintetizador de frequências em
telefones celulares [4].
Um phase-locked loop é um sistema de controle que é capaz de gerar um sinal
sincronizado com um dado sinal de referência. Trata-se de um sistema de realimenta-
ção negativa que responde às variações de fase e de frequência do sinal de referência,
alterando a frequência de um oscilador controlado, até que o sinal produzido por
este esteja sincronizado, ou seja, com a mesma fase e a mesma frequência do sinal
de referência.
2.2 Classificação dos PLLs
Existem quatro classificações gerais de PLL [5]:
• Linear PLL (LPLL)
• Digital PLL (DPLL)
4
• All-Digital PLL (ADPLL)
• Software PLL (SPLL)
O LPLL é composto unicamente por dispositivos analógicos. Ele é consti-
tuído por um detector de fase (PD), que é implementado com um multiplicador
analógico; por um filtro de loop (LF), que pode ser passivo ou ativo; e por um
oscilador controlado por tensão (VCO), como visto na Fig. 2.1.
Figura 2.1: Diagrama de blocos de um LPLL.
Apesar do nome, o DPLL é um sistema híbrido, formado por blocos analógicos
e por blocos digitais. Na parte digital, temos o detector de fase, que é implementadocom portas lógicas ou flip-flops, e um divisor, que é opcional, colocado entre o VCO
e o PD. Os outros blocos são analógicos e similares aos do LPLL, conforme pode ser
observado na Fig. 2.2.
Figura 2.2: Diagrama de blocos de um DPLL.
O ADPLL, como se pode inferir do próprio nome, só possui circuitos digitais.
Não há componentes passivos como resistores ou capacitores. Assim, temos um
circuito digital para o detector de fase; um circuito digital para o filtro de loop; e
um circuito digital para o VCO, que no caso será um Digitally-Controlled Oscillator
(DCO). A arquitetura do diagrama de blocos do ADPLL é similar à da Fig. 2.2,
respeitadas as alterações anteriormente comentadas.
5
Por fim, temos o SPLL, que é implementado via software em um hardware es-
pecializado, como por exemplo, um microcontrolador ou um Digital Signal Processor
(DSP).
2.3 Arquitetura do PLL
Após a introdução realizada na seção anterior, podemos situar de forma mais
precisa este trabalho. O PLL deste projeto trata-se de um DPLL, sem o divisor de
frequência e com um bloco adicional, o charge-pump (CP). Portanto, a arquitetura
proposta resulta no diagrama de blocos da Fig. 2.3. Cada bloco será detalhado nas
seções que se seguem.
Figura 2.3: Diagrama de blocos do PLL deste trabalho.
2.3.1 Detector de Fase
A função do detector de fase (Phase Detector – PD), como o próprio nome
sugere, é detectar a diferença de fase entre o sinal de referência e o sinal gerado na
saída do VCO. Assim, o detector de fase é um circuito em que sua tensão média de
saída Vout é linearmente proporcional à diferença de fase ∆φ, comportamento este
que é mostrado na Fig. 2.4.
Assim, denotando Kd como o ganho do detector e θe como o erro entre a
fase do sinal de referência (θin) e a fase do sinal da saída do VCO (θo), temos que a
tensão Vd na saída do detector de fase será dada pela expressão:
Vd(t) = Kd(θin(t)− θo(t)), (2.1)
Vd(t) = Kdθe(t). (2.2)
Existem diversas formas de se realizar esta detecção. Um exemplo clássico é
a porta ou-exclusivo (XOR). Entretanto, desta forma só seria possível detectarmos
6
Figura 2.4: Curva característica Vout ×∆φ de um detector de fase.
variações de fase de −π
2
a +π
2
radianos. Por isso, escolheu-se um detector de fase
e frequência (Phase/Frequency Detector – PFD), que em função da sua construção,
permite que seja processada uma ampla faixa de diferenças de fase (−2π a +2π),
além de ser também sensível à diferença entre as frequências do sinal de referência
e o sinal produzido pelo VCO [4]. O esquemático do PFD utilizado pode ser visto
na Fig. 2.5, e encontra-se em [6].
Figura 2.5: Detector de fase e frequência utilizado neste trabalho.
Podemos tecer alguns comentários acerca deste PFD. Trata-se de um circuito
lógico sequencial assíncrono e pode-se entendê-lo como quatro flip-flops RS interco-
nectados (FF1 − FF4). Na Fig. 2.6 temos o esquemático de um flip-flop NOR RS,
e na Tabela 2.1 a sua respectiva tabela verdade. Quanto às saídas do PFD, apenas
7
uma estará ativa de cada vez.
Figura 2.6: Flip-flop NOR RS.
Tabela 2.1: Tabela verdade do flip-flop NOR RS.
S R Q Q
0 0 Q Q
0 1 0 1
1 0 1 0
1 1 0 0
Quanto ao funcionamento, existem duas possibilidades: uma em que os sinais
de entrada possuem frequências similares, mas estão defasadas; e uma em que a
frequência de um dos sinais é maior que a do outro.
Para o primeiro caso, pode-se exemplificar assumindo-se que Vref e Vosc
iniciam-se em “0”, bem como a saída de todos os flip-flops. Quando ocorre uma
transição em Vref para nível lógico “1”, a saída do FF1, que corresponde ao sinal Up,
também vai para nível lógico alto. A seguir, Vosc vai para “1” e isto faz com que FF2,
que corresponde ao sinal Down, altere-se temporariamente para “1”. Temporaria-
mente, já que, assim que Vosc sofre esta transição, o sinal Reset é ativado e ambas as
saídas (Up e Down) são zeradas. Esta ativação do Reset faz com que FF3 e o FF4
atinjam o nível lógico alto, acarretando, por conseguinte, no retorno do sinal Reset
para “0”. Somente quando Vref volta para “0” é que FF3 também o faz. O mesmo
vale para Vosc e FF4. Desta forma, volta-se ao estado inicial, em que as entradas e
os flip-flops estão em nível lógico baixo. Este funcionamento está ilustrado na Fig.
2.7.
Já para o outro caso, considerando, por exemplo, que a frequência do sinal
8
Figura 2.7: Funcionamento do detector de fase e frequência com frequências iguais,
porém defasadas.
de referência (Vref ) seja bem maior que a do sinal da saída do VCO (Vosc), sempre
que ocorre um bordo de subida em Vref , o sinal Up é ativado. Contudo, mesmo que
Vref volte para “0”, o sinal Up permanece em nível lógico alto até que Vref e Vosc
sejam “1” simultaneamente. Quando isto ocorrer, FF3 e FF4 são ativados, levando
os sinais Up e Down para nível lógico baixo. Da próxima vez que Vref for para “0”,
FF1 é resetado, o que a seguir desativa o FF3. Entretanto, como Vosc tem uma
frequência muito menor, este ainda estará em nível lógico alto quando isto ocorrer
e, assim, FF4 ainda estará ativado. Deste modo, garante-se que o sinal Reset não
possa sofrer uma transição para “1”. Portanto, quando Vref atinge novamente “1”, o
sinal Up (FF1) é mais uma vez ativado e permanece neste estado até que Vosc retorne
para nível lógico baixo, resetando o sinal Down (FF2) e FF4. Desta análise, pode-se
concluir que o sinal Up do PFD fica mais tempo em nível lógico alto que o sinal
Down, fazendo com que a frequência de oscilação do VCO aumente rapidamente. Os
sinais estão ilustrados na Fig. 2.8. Analogamente, o inverso ocorreria se a frequência
do VCO fosse maior que a da referência.
2.3.2 Charge-Pump
As saídas do detector de fase e frequência são convertidas pelo charge-pump
(CP) em uma quantidade de carga proporcional, ou seja, em uma grandeza analó-
gica. Portanto, em seu funcionamento, se o sinal Up estiver ativado, cargas serão
bombeadas para a saída. Entretanto, se o sinal Down é que estiver ativo, cargas
9
Figura 2.8: Funcionamento do detector de fase e frequência com frequências diferentes.
serão drenadas da saída. Se nenhum dos sinais estiver ativo, o charge-pump estará
em alta-impedância, não bombeando nem drenando cargas, ou seja, sua tensão de
saída ficará constante. Observando a Fig. 2.9, pode-se compreender melhor: pode-
mos pensar em duas fontes de corrente (IUP e IDOWN) controladas por duas chaves
(Up e Down).
Figura 2.9: Modelo de um charge-pump.
O charge-pump provê um ganho infinito para uma diferença de fase estática
na entrada do detector de fase e frequência, ou seja, a combinação do CP com o
PFD introduz um polo na origem da função de transferência de malha aberta. Isso
pode ser notado quando obtemos a resposta a um degrau de fase, que resulta em
uma rampa linear.
Assumindo que o período do sinal de entrada do detector de fase e frequência
é Tin e que o charge-pump injeta/drena uma corrente de ±IP , e considerando-se
que haja um erro de fase ∆φ, teríamos como resultado um sinal Up ou Down (de-
10
pendendo se o sinal da saída do VCO estiver atrasado ou adiantado em relação à
referência) periódico de largura ∆φ, ou seja, ∆φTin
2
u(t). Supondo que estes pulsos
ocorram no sinal Up e que seja colocado um capacitor na saída, poderíamos aproxi-
mar o seu carregamento por uma reta, a qual está expressa na Eq. (2.3). Para uma
mais fácil compreensão os sinais foram desenhados na Figura 2.10.
Figura 2.10: Funcionamento do charge-pump.
VCP (t) =
IP ∆φ t
2π CP
u(t). (2.3)
Agora, podemos encontrar a função de transferência:
VCP
∆φ
(s) =
IP
2π CP s
. (2.4)
Através do estudo acima da função de transferência, podemos verificar ma-
tematicamente a presença do pólo em zero anteriormente citado.
Portanto, a inclusão do PFD com charge-pump fornece duas vantagens:
• A detecção de fase fica somente limitada pela faixa de variação da frequência
de saída do VCO.
• O erro de fase no PLL é zero em regime permanente se não houver descasa-
mentos eoffsets, já que mesmo um erro infinitesimal na fase resultaria numa
acumulação de carga em CP .
Porém, em virtude de problemas como o compartilhamento e injeção de car-
gas, o clock feedthrough, além do descasamento entre as correntes Up e Down, a
11
implementação do charge-pump torna-se um pouco mais complexa para tentar con-
tornar estes efeitos. A injeção de cargas é causada pelas cargas que formam o canal
do transistor MOS quando este está ativo, e que migram para a fonte ou para o
dreno quando este é desativado. Se algum destes nós for o nó de saída, esta apre-
sentará um erro correspondente à quantidade de carga que migrar para este nó.
Como se trata de um efeito de natureza aleatória, torna-se difícil mensurá-lo. Já o
clock feedthrough se deve às capacitâncias parasitas dos transistores que atuam como
chaves, que fazem com que uma parcela do sinal de entrada apareça espuriamente
na saída. Estes problemas podem ser mais bem compreendidos com o auxílio da
Fig. 2.11, que mostra o esquemático de um charge-pump básico, que implementa de
forma simplória sua função. Então, exemplificando o fenômeno de injeção de cargas,
quando o sinal Up está ativo, o canal do transistorM3 está formado. Quando ocorre
a transição no sinal Up, o canal de M3 é desfeito e este para de conduzir. Assim,
uma parcela das cargas que anteriormente formavam o canal vai para o capacitor
C da saída, alterando indevidamente a tensão VCP . Já o clock feedthrough ocorre
por causa do divisor formado pelo capacitor C da saída e pela capacitância parasita
Cgd. Desta forma, temos que VCP receberá uma contribuição, também indesejada,
que é dada aproximadamente por:
V Clock FeedthroughCP =
Cgd
Cgd + C
VUp ou Down (2.5)
Figura 2.11: Esquemático de um charge-pump básico (a), e o detalhamento de suas
capacitâncias parasitas (b).
Portanto, para contornarmos estes fenômenos anteriormente explicados, é
12
necessário que utilizemos uma topologia mais complexa. O primeiro charge-pump
testado é mostrado na Fig. 2.12 e é uma adaptação do circuito proposto em [1], já
que, como a frequência de operação do PLL em questão é 200 kHz, não se faz neces-
sária a parte responsável pela operação do circuito em altas frequências. Quanto ao
funcionamento, a corrente de polarização é copiada pelo espelho de corrente formado
pelos transistores M5 e M6. Os transistores M1 e M2 atuam como chaves. Quando
o sinal Down estiver ativo, M1 é acionado, a corrente neste transistor é copiada de
M3 para M7, e posteriormente de M8 para M10. Já que o sinal Down está ativo,
o sinal Up estará obrigatoriamente em nível lógico baixo e, assim, o transistor M2
estará cortado, não sendo copiada corrente de M4 para M9. Portanto, pela Lei das
Correntes de Kirchhoff, necessariamente haverá corrente sendo drenada da saída.
A análise para a situação em que o sinal Up está em “1” e o sinal Down em “0” é
similar, mas resultará em uma injeção de corrente para a saída.
Figura 2.12: Esquemático da adaptação do charge-pump proposto em [1].
O esquemático do outro charge-pump testado pode ser visto na Fig. 2.13 e
foi apresentado em [2]. Atendo-se à explicação sobre o funcionamento do circuito,
os transistores M2 e M5 compõem o espelho de corrente responsável pela corrente
de polarização IUP . O transistor M9 atua como uma chave que, quando acionada,
injeta corrente, que é copiada pelo espelho de corrente M4 −M10, para saída VCP .
Já M3 é um transistor de degeneração de fonte, utilizado para que a tensão VGS em
M4 seja a mesma que emM10 e, assim, o espelhamento tenda a ser perfeito. Quanto
a M13, sua função é drenar rapidamente as cargas que estiverem no nó C, a fim de
que M10 pare de conduzir e, desta forma, as cargas parem imediatamente de serem
injetadas na saída quando o sinal #Up não estiver mais ativo. Os demais transistores
13
fazem funções análogas aos anteriores: os transistores M1 e M6 compõem o espelho
de corrente responsável pela corrente de polarização IDOWN . O transistor M12 atua
como uma chave que, quando acionada, drena corrente, que é copiada pelo espelho
de corrente M7 − M11, da saída VCP . Já M8 é um transistor de degeneração de
fonte, utilizado para que a tensão VGS em M7 seja a mesma que em M11 e, assim, o
espelhamento tenda a ser perfeito. Quanto a M14, sua função é injetar rapidamente
cargas no nó D, a fim de que M11 pare de conduzir e, desta forma, as cargas parem
imediatamente de ser drenadas da saída quando o sinal Down não estiver mais ativo.
Figura 2.13: Esquemático do charge-pump proposto em [2].
2.3.3 Filtro de Loop
O filtro de loop (do inglês “Loop Filter ” – LF) visa remover as componentes
de altas frequências que estiverem presentes no sinal de saída do charge-pump. Por
isso, o filtro de loop é um circuito passa-baixas. Sua importância é remover estas
componentes de altas frequências que são prejudiciais ao funcionamento do VCO.
Existem inúmeros tipos de filtros de loop, que podem ser ativos ou passivos,
e de diversas ordens. Diferentemente do mostrado na Seção 2.2, na qual utilizou-
se apenas um capacitor para a demonstração do funcionamento do charge-pump,
no filtro de loop deste trabalho foi adicionado um resistor. Este resistor tem como
objetivo criar um zero na função de transferência de malha fechada, evitando, assim,
a instabilização do circuito. Portanto, optou-se pela simplicidade e facilidade de
14
implementação de um filtro passivo de 1a ordem, composto por um resistor RP e
um capacitor CP conectados em série [7], como visto na Fig. 2.14.
Figura 2.14: Esquemático do filtro de loop.
Assim, a impedância desse filtro é dada por:
Z(s) = RP +
1
sCP
(2.6)
Z(s) =
sRP CP + 1
sCP
(2.7)
2.3.4 Atenuador
A tensão de entrada do VCO não pode ser negativa, e como a tensão da saída
do charge-pump pode ficar negativa, necessitamos de um circuito capaz de acrescen-
tar um nível DC a ela. Além disso, a faixa de tensão na saída do charge-pump é bem
maior que a faixa de valores de tensão que o controle de transcondutância admite.
Por essa razão, uma atenuação é necessária. Assim, foi escolhido o atenuador PMOS
da Fig. 2.15 para tal [8, 9, 10].
2.3.5 Oscilador Controlado por Tensão (VCO)
Um oscilador controlado por tensão (Voltage-Controlled Oscillator – VCO),
por definição, é um oscilador capaz de controlar a sua frequência de oscilação através
da sua tensão de entrada. Há diversos requisitos importantes para os osciladores, os
quais geralmente estão em conflito entre si. As principais propriedades são [11]:
• Ruído de fase baixo
• Precisão na frequência
15
Figura 2.15: Esquemático do atenuador.
• Ampla faixa de ajuste
• Linearidade no ajuste
• Baixo consumo de potência
• Tamanho reduzido
• Ser integrável em um chip
Mas como já foi mencionado, como estes requisitos são conflitantes, para
alcançar as outras características, o desempenho do ruído de fase é inevitavelmente
sacrificado.
O VCO apresentado na Fig. 2.16 emprega a topologia de um oscilador em
quadratura, que é a topologia adotada na implementação do VCO do PLL. A de-
monstração da fórmula da função de transferência H(s) de um oscilador com dois
integradores, que é o tipo deste oscilador em quadratura, é simples e nela pode-se no-
tar que se alterarmos o valor do ganho K, varia-se, consequentemente, a frequência
de oscilação.
Figura 2.16: Diagrama de blocos do oscilador em quadratura.
16
Assim, a função de transferência deste oscilador é dada por:
H(s) =
K
s2
1 +
K
s2
, (2.8)
H(s) =
K
s2 +K
. (2.9)
O esquemático do VCO utilizado é exibido na Fig. 2.17. Na prática, devido
às não idealidades dos componentes do circuito, faz-se necessário um circuito limita-
dor, resultando numa função de transferência do oscilador um pouco diferente [12].
Assim, sua equação característica está exibida na Eq. (2.10).
s2 + b s+ Ω20. (2.10)
Figura 2.17: Esquemático do VCO.
Fazendo-se uma analogia do esquemático do VCO da Fig. 2.17 com o dia-
grama de blocos, pode-se buscar uma equivalênciaentre as partes. O OTA1 jun-
tamente com o capacitor C1 compõem o primeiro integrador; o outro integrador é
formado pelo o OTA2 e pelo capacitor C2, e a saída deste integrador é realimentada
para o primeiro. Variando-se a transcondutâncias destes OTAs, altera-se a frequên-
cia de oscilação, conforme a Eq. (2.12). Já os OTA3 e OTA4 são utilizados para
controlar a amplitude de oscilação, segundo a Eq. (2.11).
b =
gm4 − gm3
C1
, (2.11)
Ω0 =
√
gm1 gm2
C1C2
. (2.12)
17
Analisando as Eqs. (2.10) e (2.11), percebemos que quando a diferença das
transcondutâncias é negativa, o circuito fica instável e a amplitude do sinal tende a
aumentar; e quando esta diferença é positiva, o circuito fica estável.
Todavia, os OTAs da Fig. 2.17 possuem saída simples e os OTAs utilizados no
filtro Gm-C, e consequentemente no VCO, possuem saída diferencial. Desta maneira,
torna-se necessário transformar este esquemático, em um esquemático diferencial,
conforme mostrado na Fig. 2.18.
Figura 2.18: Esquemático do VCO, utilizando OTAs com saída diferencial.
A última coisa acerca do VCO é que sua saída é diferencial e analógica, porém
a entrada do detector de fase e frequência, para onde ela segue, é simples e digital.
Portanto, precisa-se transformar esta saída. Esta tarefa não é complicada. Basta
adicionarmos à saída do VCO um OTA de entrada diferencial e saída simples, que
trabalhará como um comparador. Tanto este OTA de saída como os do VCO serão
detalhados no Capítulo 3.
2.4 Função de Transferência do PLL
Procederemos agora a uma análise mais detalhada do PLL e de sua função
de transferência. Para isso, recorreremos ao diagrama de blocos da Fig. 2.19 para
facilitar a visualização e, consequentemente, o cálculo da função de transferência.
Aplicando a fórmula da realimentação negativa, tem-se:
H(s) =
θo(s)
θin(s)
=
Kd L(s)
KV CO
s
1 +Kd L(s)
KV CO
s
(2.13)
18
Figura 2.19: Diagrama de blocos com as funções de transferência.
Analogamente à Eq. (2.4) e, lembrando que a impedância do filtro de loop é
dada pela Eq. (2.6), teremos:
Kd L(s) =
IP
2π
(
RP +
1
sCP
)
(2.14)
Kd L(s) =
IP
2π
(
sCP RP + 1
sCP
)
(2.15)
Logo, concluímos que:
H(s) =
KV CO IP (sCP RP + 1)
s2 + s
KV CO IP RP
2π
+
KV CO IP
2π CP
(2.16)
Fazendo a analogia do denominador da função de transferência com:
s2 + 2ξωns+ ω
2
n, (2.17)
temos, portanto, que a frequência natural ωn e o fator de amortecimento ξ são dados
por:
ωn =
√
KV CO IP
2π CP
, (2.18)
ξ =
RP
2
√
KV CO IP CP
2π
. (2.19)
Analisando a função de transferência, obtemos as raízes que são:
s1,2 = −ξωn ± ωn
√
ξ2 − 1. (2.20)
Assim, para:
• 0 ≤ ξ < 1, as raízes serão complexas
19
• ξ = 1, há duas raízes reais iguais
• ξ > 1, há duas raízes reais diferentes
Os parâmetros acima serão importantes para o projeto do resistor e do capa-
citor do filtro de loop, que será discutido no Capítulo 3.
20
Capítulo 3
Projeto do PLL
Para o dimensionamento dos transistores dos circuitos analógicos, as larguras
e os comprimentos foram obtidos diretamente através de simulação, já que, desta
forma, são utilizados modelos mais avançados, comparando-se ao cálculo através do
modelo de Shichman e Hodges (SPICE nível 1) [13]. A técnica para determinação
das dimensões dos transistores por simulação é simples. O transistor — PMOS ou
NMOS — é polarizado por quatro fontes de tensão, que representam as tensões de
porta, dreno, fonte e substrato desejadas, como mostrado na Fig. 3.1. A seguir, para
um dado L, realiza-se uma varredura nos valores de W para a obtenção da resposta
da corrente de dreno em função de W. Do gráfico resultante, obtém-se o valor de W
para a corrente desejada. Por fim, como ∆VGS = VGS−Vth, verificamos o valor de Vth
para saber se o ∆VGS é satisfatório para este valor de W. Portanto, assim, realiza-se
o projeto dos transistores de forma precisa, sendo esta a metodologia adotada neste
trabalho.
Figura 3.1: Projeto dos transistores.
21
3.1 Projeto do Detector de Fase e Frequência
O detector de fase e frequência, como já foi mostrado no Capítulo 2, é formado
por portas NOR. E como a entrada Up do charge-pump escolhido é invertida, já foi
adicionada uma porta inversora na respectiva saída do PFD. Assim, devemos iniciar
o desenvolvimento deste bloco com o projeto das portas lógicas.
Utilizando-se a metodologia CMOS complementar para circuitos lógicos, es-
tas portas podem ser facilmente construídas. Nesta metodologia, há uma rede P
formada por transistores PMOS, responsável por produzir os níveis lógicos altos na
saída; e uma rede N formada por transistores NMOS, responsável pela produção dos
níveis lógicos baixos. Como, para cada combinação das entradas, somente uma das
redes estará efetivamente trabalhando na formação do nível lógico da saída, estas
redes são ditas complementares. Além disso, dada uma das redes, pode-se obter a
outra pelo princípio da dualidade. A topologia do circuito resultante fica da forma
da Fig. 3.2.
Figura 3.2: Topologia CMOS complementar.
3.1.1 Portas NOR
Serão necessárias portas NOR de duas, três e quatro entradas para a con-
fecção do PFD. Como a saída de uma porta NOR de duas entradas é dada pela
expressão A+B, que por De Morgan é igual a A.B, chegamos ao esquemático da
Figura 3.3(a) e, por extensão, aos das Fig. 3.3(b) e Fig. 3.3(c), para as portas
22
NOR de três e quatro entradas, respectivamente. Como o PFD é um bloco digi-
tal e a frequência na qual ele irá operar não é elevada, seu projeto não apresenta
muitas dificuldades. Assim, os transistores serão dimensionados com largura W e
comprimento L de 1 µm. Vale comentar que embora frequentemente sejam utiliza-
dos transistores PMOS com uma largura três vezes maior que os NMOS, em virtude
da mobilidade da lacuna ser aproximadamente três vezes menor que a do elétron,
como a frequência de operação do PLL é baixa — 200 kHz — não há necessidade de
tal compensação no dimensionamento dos transistores PMOS. Isso também é válido
para a porta inversora mostrada, a seguir, na Seção 3.1.2.
(a) (b) (c)
Figura 3.3: Esquemático das portas NOR de duas (a), três (b) e quatro entradas (c).
3.1.2 Porta Inversora
Igualmente às portas NOR, foi realizado o projeto de uma porta inversora,
que será necessária já que uma das topologias testadas para o charge-pump utiliza o
sinal Up barrado (#Up na Fig. 2.13). A Fig. 3.4 mostra o esquemático do inversor,
cujas dimensões também são de 1 µm.
3.2 Projeto do Charge-Pump
O projeto do charge-pump foi realizado considerando-se as correntes IUP e
IDOWN de 1 µA. As larguras e os comprimentos dos transistores foram obtidos
diretamente através de simulação, como explicado no início deste capítulo. Assim,
as dimensões encontradas para os transistores dos dois charge-pumps testados estão
listadas nas Tabelas 3.1 e 3.2.
23
Figura 3.4: Esquemático da porta inversora.
Tabela 3.1: Dimensões dos transistores do charge-pump proposto em [1].
Transistores W (µm) L (µm)
M1,M2 1 0,5
M3,M4,M7,M9 4,8 4
M5,M6,M8,M10 1,6 4
Tabela 3.2: Dimensões dos transistores do charge-pump proposto em [2].
Transistores W (µm) L (µm)
M1,M3,M4,M6,M9,M10 4,8 4
M2,M5 1,6 4
M7,M8,M11,M12 1 4
M13 0,8 4
M14 2,4 4
3.3 Projeto do Filtro de Loop
Utilizando-se a Eq. (2.18), que foi demonstrada na Seção 2.7, e calculando-se
o valor do capacitor para que a frequência ωn seja pelo menos uma década menor que
a frequência de 1,257 Mrad/s (ou seja, 200 kHz) na qual o PLL irá operar, temos
que o capacitor mínimo é CPmin = 1, 54 pF. Portanto, adotando-se um valor um
pouco maior visando um ωn menor que uma década da frequência de operação do
PLL, e considerando-se as grandes variações sofridas pelo valor das capacitâncias em
virtude das variações do processo de fabricação, o valor escolhido para o capacitor
24
do filtro de loop foi de 10 pF. Este valor de capacitância resulta em um ωn igual a
49,233 krad/s.
Desta forma, podemos passar para a próxima etapa: a implementação do
capacitor. Optou-se por desenvolvê-lona forma de um capacitor de silício policris-
talino, que é constituído por duas placas paralelas deste material, separadas por
uma camada de óxido de silício que atua como dielétrico. Como já é de se esperar,
a capacitância depende da área das placas. Entretanto, o perímetro delas também
afeta o seu valor em virtude do efeito de borda. Deste feito resulta a fórmula da
capacitância deste tipo de capacitor:
C = CaA+ CpP, (3.1)
onde Ca é a capacitância por unidade de área e Cp a capacitância por unidade de
comprimento do perímetro, valores estes que são parâmetros de processo.
Quanto à geometria do capacitor, deve-se evitar que as placas possuam ângu-
los muito agudos, visto que durante o processo de fabricação do circuito integrado,
estas placas serão confeccionadas através de um processo de corrosão (etching).
Durante este processo, ângulos muito agudos estão mais suscetíveis a serem errone-
amente corroídos, num fenômeno denominado underetching.
Assim, escolheu-se a geometria octogonal. Para este capacitor, não há a ne-
cessidade de dividi-lo em uma matriz de capacitores menores, nem que esteja casado
com outro capacitor. Outra consideração é que como o valor desta capacitância é
relativamente elevada para implementação em circuito integrado, optou-se por não
fazer um octógono regular, conforme mostrado na Fig. 3.5, diminuindo-se a perda
de área com os chanfros e, consequentemente, o tamanho do dispositivo.
Adaptando-se o roteiro presente em [14] e observando-se a Fig. 3.5, pode-se
calcular a área A da placa, a qual é formada por um quadrado, quatro retângulos e
quatro triângulos. Assim:
A = x2 + 4xy + y2. (3.2)
Também se pode encontrar o perímetro P com o auxílio da Fig. 3.5:
P = 4x+ 4
√
2 y. (3.3)
Partindo-se de um quadrado de lado x + 2y para se chegar ao octógono, os
25
Figura 3.5: Geometria da placa do capacitor de silício policristalino do filtro de loop.
chanfros foram feitos com uma medida de 10% do lado. Assim, tem-se:
x = 8 y. (3.4)
Substituindo-se a Eq. (3.4) em (3.2) e (3.3), chega-se a: A = 98 y2P = (1 +√2) 32 y (3.5)
Assim, substituindo-se a Eq. (3.5) em (3.1), pode-se colocar a capacitância
em função apenas de y:
C = Ca 98 y
2 + Cp (1 +
√
2) 32 y. (3.6)
A Eq. (3.6) possui duas soluções, porém uma delas é negativa, o que não faz
sentido fisicamente, já que se trata de um comprimento. Então, resolvendo a Eq.
(3.6) para y, temos:
y =
−64CP +
√
4096C2p + 392CaC
196Ca
. (3.7)
Efetuando-se os cálculos para C igual a 10 pF e utilizando-se os valores típicos
para Ca e Cp, obtém-se:  x = 86, 9 µmy = 10, 9 µm (3.8)
Já tendo encontrado o valor do capacitor e realizado o seu projeto por com-
pleto, passa-se agora ao projeto do resistor. Sabendo-se que em sistemas de segunda
26
ordem, como é o caso (veja a Eq. (2.17)), para ξ >
√
2
2
a ressonância dos polos com-
plexos quase não é notada [15], já temos bases suficientes para o cálculo do valor
de resistor RP . Na Fig. 3.6, pode-se observar diferentes respostas ao degrau para
alguns valores de ξ. Para determinados ξ e CP , pode-se encontrar o valor do resistor
utilizando-se a Eq. (2.19). Para um ξ = 0, 707 e CP = 10 pF, o valor de RP é
2,87 MΩ. Como este valor é demasiadamente alto e as simulações mostraram que
um RP de 1 MΩ alcançou resultados satisfatórios, este foi o valor adotado. Além
disso, o resistor será colocado fora do chip, em virtude do seu valor exageradamente
grande para uma implementação em CI.
Figura 3.6: Resposta ao degrau de um sistema de segunda ordem genérico para valores
distintos de ξ.
3.4 Projeto do Atenuador
O projeto deste atenuador foi feito para que uma excursão de sinal de −2,5 V
a 2,5 V em sua entrada correspondesse a uma tensão em sua saída de 1 V até apro-
ximadamente 2,5 V. Assim, as dimensões obtidas são apresentadas na Tabela 3.3.
Utilizou-se um L de 5 µm para que a corrente no atenuador não fosse desnecessari-
amente alta.
27
Tabela 3.3: Dimensões dos transistores do atenuador.
Transistores W (µm) L (µm)
M1 1 5
M2 3 5
3.5 Projeto do Oscilador Controlado por Tensão
3.5.1 Projeto dos OTAs do VCO
Como o objetivo é utilizarmos o PLL para detectar as variações do processo
de fabricação do circuito integrado e, assim, ajustarmos a frequência de sintonia do
filtro Gm-C, usaremos como OTAs do VCO os mesmos OTAs utilizados no filtro em
questão [3], conforme já foi mencionado anteriormente. Assim, o OTA utilizado no
VCO é exibido na Fig. 3.7.
Figura 3.7: Esquemático do OTA utilizado no VCO.
O projeto dos OTAs está descrito detalhadamente em [3]. A única diferença
entre o OTA de [3] e o da Fig. 3.7 é que OTA usado aqui neste trabalho não
utiliza divisão de corrente, já que esta divisão implica em transcondutâncias muito
baixas. Com tais transcondutâncias, os valores encontrados para os capacitores
do VCO ficavam da ordem das capacitâncias parasitas do circuito, inviabilizando,
28
assim, a elaboração do VCO. Igualmente ao charge-pump, este projeto foi realizado
diretamente através de simulações. As dimensões encontradas para os transistores
são apresentadas nas Tabelas 3.4 e 3.5.
Tabela 3.4: Dimensões dos transistores dos OTAs 1, 2 e 4.
Transistores W (µm) L (µm)
MA1 1 5
MA2 2 5
Mtun 1 8
M1,M2 35 2
M3,M4,M5,M6,M7,M8,M9,M10 36 2
M11,M12 14 2
M13,M14 28 2
MC1,MC2 3 2
MC3,MC4 1,6 2
Tabela 3.5: Dimensões dos transistores do OTA 3.
Transistores W (µm) L (µm)
MA1 1 5
MA2 2 5
Mtun 2,4 8
M1,M2 17,5 2
M3,M4,M5,M6,M7,M8,M9,M10 18 2
M11,M12 14 2
M13,M14 28 2
MC1,MC2 3 2
MC3,MC4 1,6 2
Observando-se a Fig. 2.18, temos que o VCO é composto por três OTAs. Os
OTAs 1, 2 e 4 terão as mesmas dimensões de transistores e, portanto, serão iguais.
Já o OTA 3, para que o controle de amplitude possa ser feito, será uma versão não
29
linear dos outros OTAs. No Capítulo 5, no qual serão mostradas as simulações, isto
poderá ser compreendido de forma melhor.
3.5.2 Projeto dos Capacitores do VCO
Os capacitores do VCO foram dimensionados através de simulação, de forma
que a tensão de controle do VCO que o fizesse oscilar em 200 kHz estivesse aproxi-
madamente no centro da faixa de excursão da tensão de saída do atenuador. Assim,
o valor encontrado para os capacitores foi 2 pf, e quanto à geometria deles, pelos
mesmos motivos expostos na Seção 3.3, também foi escolhida a octogonal. Entre-
tanto, como estes capacitores precisam estar perfeitamente casados entre si e com
os capacitores do filtro para o bom funcionamento do sistema, optou-se por dividir
cada capacitor em quatro capacitores menores de 500 fF, denotados como capacito-
res unitários, associados em paralelo. Outro ponto a ser ressaltado é que, como o
valor dos capacitores unitários não é tão alto como o do presente no filtro de loop,
optou-se por octógonos regulares, mostrados na Fig. 3.8.
Figura 3.8: Geometria da placa dos capacitores unitários de polissilício do VCO.
Mais uma vez, realizando o procedimento para o cálculo das dimensões do
capacitor unitário [14], pode-se observar da Fig. 3.8 que a área A e o perímetro P
da placa são:  A = x2 + 4xy + 2y2P = 8x (3.9)
Observa-se também que o valor de x em função de y é:
x =
√
2 y. (3.10)
30
Substituindo-se a Eq. (3.10) em (3.9), chega-se a: A = (1 +
√
2) 4 y2
P = 8
√
2 y
(3.11)
Assim, então, pode-se colocar a capacitância em função apenas de y, substituindo-
se (3.11) em (3.1):
C = Ca (1 +
√
2) 4 y2 + Cp 8
√
2 y. (3.12)
Novamente, a Eq. (3.12) possui duas soluções, porém uma delas é negativa,
o que não faz sentido fisicamente, já que se trata de um comprimento. Então,
resolvendo (3.12) para y, temos:
y =
−2
√
2CP +
√
8C2p + (1 +
√
2)CaC
(1 +
√
2) 2Ca
. (3.13)
Efetuando-se os cálculos para C igual a 500 fF e utilizando-se os valores
típicos para Ca e Cp, obtém-se:  x = 10, 9 µmy = 7, 7 µm (3.14)
3.5.3 Projeto do OTA de Saída do VCO
Por fim, resta o projeto do OTA de saída do VCO. Trata-se de um OTA
simétrico, que está representado na Fig. 3.9, e que foi dimensionadopara um ganho
DC em torno de 300 V/V. A corrente de polarização IP utilizada foi de 2 µA. Na
Tabela 3.6 estão listadas as dimensões dos transistores.
Tabela 3.6: Dimensões dos transistores do OTA de saída do VCO.
Transistores W (µm) L (µm)
M1,M2 10 1
M3,M4 1,8 1
M5,M6 3,6 1
M7,M8,M9,M10 1 2
31
Figura 3.9: Esquemático do OTA de saída do VCO.
32
Capítulo 4
Layouts
A etapa de layout, na qual são desenhadas as máscaras que serão usadas
no processo de fabricação do circuito integrado, é uma fase importante do projeto,
principalmente para os blocos analógicos, sendo tão importante quanto a escolha
das topologias utilizadas e o dimensionamento de seus elementos. Portanto, neste
capítulo serão mostrados os layouts elaborados e comentados os aspectos relevantes
em cada um deles.
4.1 Layout do Detector de Fase e Frequência
Já que o detector de fase e frequência é composto por três tipos de portas
NOR e por uma porta inversora, iniciou-se o seu layout pela elaboração destas
portas. O desenho delas foi feito de modo que as células pudessem ser dispostas
lado a lado, obtendo-se assim uma maior facilidade na hora de interconectá-las.
Portanto, todos os layouts têm a mesma altura, diferindo apenas na largura.
4.1.1 Layouts das Portas NOR
Os layouts das três portas NOR podem ser observados na Fig. 4.1. Para as
portas NOR de duas, três e quatro entradas, suas dimensões são, respectivamente,
4,9 µm, 6,4 µm e 7,9 µm de largura por 12,0 µm de altura.
33
(a) (b) (c)
Figura 4.1: Layouts das portas NOR de duas (a), três (b) e quatro entradas (c).
4.1.2 Layout da Porta Inversora
Da mesma forma, foi realizado o layout da porta inversora, conforme visto
na Fig. 4.2. Suas dimensões são 12,0 µm de altura e 3,4 µm de largura.
Figura 4.2: Layout da porta inversora.
4.1.3 Layout do PFD
Tendo-se as portas lógicas prontas, estas foram alinhadas e interligadas se-
gundo o esquemático do PFD. Assim, na Fig. 4.3, pode-se ver o layout resultante.
Suas dimensões são 15,5 µm de altura e 53,5 µm de largura.
34
Figura 4.3: Layout do detector de fase e frequência.
4.2 Layout do Charge-Pump
Diferentemente do bloco do detector de fase e frequência, o charge-pump,
bem como os blocos restantes deste PLL, é um circuito analógico e requer cuidados
adicionais em seu layout. Os transistores dos espelhos de corrente foram divididos
em uma associação em paralelo de transistores e, a seguir, interdigitados segundo um
arranjo em centroide comum. Os transistores que atuam como chaves foram casados
com os respectivos transistores de degeneração de fonte. O layout do charge-pump
pode ser visualizado na Fig. 4.4. Suas dimensões são 29,2 µm de altura e 43,4 µm
de largura.
Figura 4.4: Layout do charge-pump.
35
4.3 Layout do Filtro de Loop
Como o resistor será colocado externamente ao chip, o layout do filtro de
loop ficou resumido ao layout do capacitor. E em virtude de não ser necessário
casar este capacitor com algum outro, seu layout é unicamente composto por duas
placas paralelas sobrepostas conforme projetado. Assim, o layout pode ser observado
na Fig. 4.5.
Figura 4.5: Layout do capacitor do filtro de loop.
4.4 Layout do Atenuador
No layout do atenuador, o transistor PMOS foi dividido em uma associação
equivalente em paralelo de três transistores e foi posicionado lado a lado com o
transistor NMOS, com o qual foi conectado. A Fig. 4.6 mostra este layout. Suas
dimensões são 12,4 µm de altura e 10,5 µm de largura.
4.5 Layout do Oscilador Controlado a Tensão
4.5.1 Layout dos Capacitores
Para minimizar o problema das variações do processo de fabricação, uma
das técnicas utilizadas é a distribuição dos capacitores unitários em uma matriz em
geometria com centroide comum. Nesta geometria há uma simetria em relação ao
36
Figura 4.6: Layout do atenuador.
ponto central da matriz. Como o número de capacitores unitários que forma cada
capacitor é par, e o número de capacitores também é par, é possível organizá-los
em centroide comum, como pode ser visto na Fig. 4.7(a). Outra coisa importante
é cercar a matriz de capacitores com capacitores dummies, que podem, aparente-
mente, parecer não ter função. Porém, conforme se pode observar na Fig. 4.7(b), os
capacitores dummies fazem com que todos os capacitores tenham a mesma fronteira,
estando assim sob iguais condições de borda. Portanto, unindo-se estes dois itens
acima, consegue-se um bom casamento entre os capacitores.
(a) (b)
Figura 4.7: Arranjo da matriz de capacitores em centroide comum (a) e o mesmo
arranjo com dummies (b).
Tendo-se elaborado o arranjo da matriz, passamos ao desenho das máscaras
37
propriamente dito. Com isso, devemos começar pelo capacitor unitário. Seu layout
pode ser visualizado na Fig. 4.8.
Figura 4.8: Layout do capacitor unitário de 500 fF.
Arranjando os capacitores unitários e os dummies na matriz, o último passo é
interligá-los. Feito isso, está terminado o layout dos capacitores do VCO, e garante-
se, desta forma, um bom casamento entre eles. O resultado é apresentado na Fig.
4.9. Note que esta matriz é meramente ilustrativa, visto que os capacitores do
PLL, além de deverem estar casados entre si, devem estar casados também com os
capacitores do filtro.
Figura 4.9: Layout da matriz de capacitores do VCO.
38
4.5.2 Layout dos OTAs do VCO
Para um bom funcionamento dos OTAs e para se conseguir que estes tendam
a ficar invariantes ao processo de fabricação, algumas técnicas e condições devem
ser adotadas. Observando a Fig. 3.7, os transistores dos atenuadores de entrada,
os do par diferencial e os do espelho de corrente devem estar muito bem casados.
Para isso, diversos transistores que devem estar casados entre si foram divididos e
interdigitados seguindo-se a geometria centroide comum, procedimento este igual
ao realizado no layout do charge-pump. Além disso, é importante manter certa
simetria. De todas estas considerações, resultou o layout dos OTAs 1, 2 e 4, exibido
na Fig. 4.10. Suas dimensões são 92,3 µm de altura e 65,7 µm de largura.
Figura 4.10: Layout dos OTAs 1, 2 e 4 do VCO.
Para o OTA 3, como alguns transistores possuem dimensões iguais às dos
OTAs 1, 2 e 4, e os restantes possuem metade da largura, o layout resultante é
39
semelhante, e pode ser visto na Fig. 4.11. Suas dimensões são 85,8 µm de altura e
65,7 µm de largura.
Figura 4.11: Layout do OTA 3 do VCO.
4.5.3 Layout do OTA de Saída do VCO
Algumas das técnicas utilizadas nos OTAs internos do VCO também foram
utilizadas no layout deste OTA de saída. Os transistores de largura grande foram
divididos, e os que deveriam ser casados o foram. Para o casamento dos transistores,
além da técnica da interdigitação em centroide comum, foi realizado um casamento
do tipo cross-quad [16] para os transistores do par diferencial de entrada. Este
casamento é um caso especial do arranjo em centroide comum para dois dispositivos,
40
no qual cada um deles é dividido ao meio e organizado em diagonais opostas, como
visto na Fig. 4.12. Isto foi feito, pois a largura dos transistores do par de entrada
é muito maior que a dos outros transistores do circuito. Assim, consegue-se manter
o layout com um aspecto próximo ao de um quadrado e também obter um bom
casamento entre os transistores em questão. O layout deste OTA está ilustrado na
Fig. 4.13, na qual se pode observar alguma simetria. Suas dimensões são 23,0 µm
de altura e 26,4 µm de largura.
Figura 4.12: Casamento em cross-quad.
Figura 4.13: Layout do OTA de saída do VCO.
41
4.5.4 Layout do VCO
Com os layouts dos OTAs e da matriz de capacitores terminados, montou-se
o layout do VCO, conforme mostrado na Figura 4.14.
Figura 4.14: Layout do VCO.
4.6 Layout do PLL
Com os layouts prontos de todas as partes, estes foram dispostos visando-se
a obtenção de um aspecto quadrado. Conseguido isto, resta realizar o roteamento
dos blocos. Deste modo, o layout final do PLL pode ser visto na Fig. 4.15. Mais
uma vez, vale ressaltar que este layouté meramente ilustrativo, visto que no circuito
final, os capacitores do VCO devem estar casados com os do filtro, e os OTAs do
VCO com os OTAs do filtro.
42
Figura 4.15: Layout do PLL.
43
Capítulo 5
Simulações
Para validar o sistema proposto, simulações utilizando-se Verilog-A foram
realizadas. Depois de verificado o funcionamento adequado do circuito, os blocos
em Verilog-A foram sucessivamente substituídos até que o conjunto estivesse intei-
ramente descrito por transistores do modelo BSIM3v3. Novamente, tendo-se obtido
o funcionamento correto, repetiu-se o processo, mas agora trocando-se os circuitos
representados com o modelo BSIM3v3 pelo circuito extraído do layout. O extraído
é uma representação altamente fiel do circuito que será fabricado, incluindo, por
exemplo, as capacitâncias parasitas correspondentes ao cruzamento de trilhas. O
simulador utilizado foi o Spectre.
5.1 Simulação do Detector de Fase e Frequência
Para testarmos o detector de fase e frequência, primeiramente colocamos na
entrada dois sinais de mesma frequência, porém defasados, como pode ser observado
na Fig. 5.1. Como esperado, temos um sinal Up periódico correspondente a esta
defasagem.
Posteriormente, foi realizado outro teste. Neste, os sinais colocados na en-
trada do detector de fase e frequência apresentam frequências diferentes. Nota-se na
Fig. 5.2 um comportamento diferente do caso anterior. Conforme esperado, como a
frequência de Vref é bastante maior que a de Vosc, o sinal Up permanece um maior
período em nível lógico alto do que o sinal Down, período este que vai aumentando
progressivamente.
44
Figura 5.1: Simulação do detector de fase e frequência com sinais de entrada de mesma
frequência defasados.
Figura 5.2: Simulação do detector de fase e frequência com sinais de entrada de
frequências diferentes.
5.2 Simulação do Charge-Pump
Conforme discutido na seção teórica, testamos a capacidade do charge-pump
de injetar e drenar carga em um capacitor. O resultado é exibido nas Figs. 5.3 e
5.4. Esta simulação foi feita considerando-se uma defasagem de π radianos entre os
sinais de entrada do detector de fase e frequência. Assim, utilizando-se o coeficiente
angular da reta da Eq. (2.3) que aproxima o carregamento do capacitor de saída,
temos:
IP
2πCP
∆φ =
1µ
2π10p
π = 50000, (5.1)
o que está de acordo com o obtido na simulação.
45
(a) (b)
Figura 5.3: Simulação de carga (a) e descarga do charge-pump [1] (b).
(a) (b)
Figura 5.4: Simulação de carga (a) e descarga do charge-pump [2] (b).
Simulações de Monte Carlo também foram realizadas para se verificar as
variações das correntes em virtude do processo de fabricação e dos descasamentos.
Como pode ser observado nas Fig. 5.5 e Fig. 5.6, foram efetuadas 100 iterações da
simulação da corrente de saída em função da tensão de saída.
Os dois charge-pumps apresentaram resultados bastante semelhantes. Neste
trabalho, optou-se pelo charge-pump proposto em [2], pois este apresentou menor
46
(a) (b)
Figura 5.5: Simulação de Monte Carlo da corrente de saída de carga (a) e descarga (b)
do charge-pump [1] em função da tensão de saída
(a) (b)
Figura 5.6: Simulação de Monte Carlo da corrente de saída de carga (a) e descarga (b)
do charge-pump [2] em função da tensão de saída.
desvio entre as correntes de carga e descarga.
5.3 Simulação do Atenuador
Para se verificar o funcionamento do atenuador, foi feita uma simulação na
qual se realizou uma varredura da tensão de entrada, e mediu-se a sua tensão de
saída. Conforme projetado, para a menor tensão de entrada possível, ou seja,
47
−2,5 V, a tensão de saída está em torno de 1 V, como pode ser observado na
Fig. 5.7. Nota-se também nesta figura que quando a tensão de entrada alcança
aproximadamente 1,6 V, a tensão VGS do transistor M1 fica menor que o valor da
sua tensão de limiar Vth. Sendo assim, o transistor corta e a tensão cai bruscamente.
Esta figura também nos auxilia no projeto do VCO, já que, conforme comentado
na Seção 3.5.2, a tensão de saída do atenuador, a qual será utilizada como sinal de
controle do VCO, deve estar no centro de sua faixa de operação para que os limites
de amplitude do sinal sejam equivalentes. Assim, como pode ser visto no gráfico,
este ponto ocorre para uma tensão de entrada do atenuador de cerca de −0,5 V, o
que corresponde a uma tensão de saída de aproximadamente 1,75 V.
Figura 5.7: Simulação da curva característica Vo × Vin do atenuador.
5.4 Simulação do Oscilador Controlado por Tensão
5.4.1 Simulação dos OTAs do VCO
Antes de iniciarmos propriamente as simulações do VCO, procederemos às
simulações dos OTAs que compõem o VCO. Como já explicado na Seção 3.5, temos
dois OTAs diferentes no VCO: um para os OTAs 1, 2 e 4, e outro para o OTA 3.
Assim para a caracterização destes, mostraremos as suas respectivas polarizações: as
correntes ID e as tensões VGS, VDS e Vth de cada transistor, as quais são primordiais
para o seu funcionamento. Estes dados estão nas Tabelas 5.1 e 5.2.
48
Tabela 5.1: Polarização dos transistores dos OTAs 1, 2 e 4.
Transistores ID (µA) VGS (V) VDS (V) Vth (V)
MA1 12,06 2,278 4,778 0,827
MA2 12,06 2,500 0,222 0,717
Mtun ∼0 3,534 ∼0 1,332
M1,M2 10,01 -1,244 -0,971 -1,038
M3,M4 10,01 -1,244 -0,301 -1,038
M5,M6 10,01 -1,332 -3,233 -1,137
M7,M8 9,97 -1,312 -0,303 -1,109
M9,M10 9,97 -1,396 -1,982 -1,200
M11,M12 9,97 1,189 2,009 1,025
M13,M14 19,97 1,055 0,306 0,886
MC1,MC2 9,97 -2,495 -0,211 -1,069
MC3,MC4 19,97 2,505 0,189 0,733
Tabela 5.2: Polarização dos transistores do OTA 3.
Transistores ID (µA) VGS (V) VDS (V) Vth (V)
MA1 12,06 2,278 4,778 0,827
MA2 12,06 2,500 0,222 0,717
Mtun ∼0 3,533 ∼0 1,352
M1,M2 4,87 -1,244 -0,983 -1,041
M3,M4 4,87 -1,244 -0,300 -1,041
M5,M6 4,87 -1,332 -3,233 -1,140
M7,M8 11,78 -1,328 -0,304 -1,104
M9,M10 11,78 -1,411 -2,4 -1,195
M11,M12 11,78 1,200 1,618 1,020
M13,M14 16,66 1,043 0,282 0,892
MC1,MC2 11,78 -2,899 -0,195 -1,069
MC3,MC4 16,66 2,101 0,201 0,733
49
Na Fig. 5.8, mostra-se o circuito utilizado para se obter a resposta em
frequência dos OTAs, a qual pode ser observada na Fig. 5.9. Foram colocados como
carga capacitores de 2 pF, que são os capacitores utilizados no VCO. Desta forma,
os OTAs estão operando como integradores na maior parte da faixa de frequência e
o polo simples em baixa frequência se deve à impedância de saída que não é ideal,
sendo, portanto, finita. Na Tabela 5.3, estão listados os ganhos DC, as frequências
de corte de 3 dB, o produto ganho banda GB e a margem de fase dos dois OTAs.
Estes resultados foram obtidos para a tensão de controle máxima, ou seja, 2,5 V.
Figura 5.8: Circuito utilizado para se obter a resposta em frequência dos OTAs.
(a) (b)
Figura 5.9: Resposta em frequência dos OTAs 1, 2 e 4 (a) e do OTA 3 (b).
Outra simulação importante é a da transcondutância. Para diversos valores
da tensão de controle Vctrl entre 0,6 V a 2,5 V, foi realizada uma varredura DC da
tensão diferencial de entrada para se obter a correspondente variação sofrida pela
corrente de saída e, consequentemente, pela transcondutância. Os resultados podem
ser observados na Fig. 5.10 e na Fig. 5.11. Nota-se claramente que os OTAs 1, 2
50
Tabela 5.3: Caracterização dos OTAs do VCO.
Parâmetros OTAs 1, 2 e 4 OTA 3
Ganho DC 65,5 dB 63,8 dB
Freq. de corte de 3 dB 138,5 Hz 173,3 Hz
Ganho-Banda 262,2 kHz 269 kHz
Margem de Fase 89, 99o 89, 96o
e 4 possuem um comportamento bastante linear na faixa de −3 V a 3 V da tensão
diferencial de entrada, enquanto que no OTA 3 fica visível a sua não linearidade, que
aumenta à medida que Vctrl cresce. Esta não linearidade ocorre por causa da menor
corrente de polarização do par diferencial e é proposital. Conforme será mostrado
na Seção 5.5.3, ela viabilizará o controle da amplitude de oscilação do VCO.
(a) (b)
Figura 5.10: Corrente diferencial de saída (a) e transcondutância (b) variando-se Vctrl
para os OTA’s 1, 2 e 4.
Para se medir a distorção harmônica total (THD)da corrente diferencial de
saída foi montado e usado o circuito da Fig. 5.12. A frequência do sinal de entrada
usada foi 10 Hz, já que nela o OTA ainda não está operando como um integrador.
Assim, os sinais diferenciais de corrente de saída foram obtidos, e foram calculados
os seus THDs. As formas de onda para um Vctrl de 2,5 V e os gráficos do THD para
diversos valores de Vctrl estão nas Figs. 5.13 e 5.14.
51
(a) (b)
Figura 5.11: Corrente diferencial de saída (a) e transcondutância (b) variando-se Vctrl
para o OTA 3.
Figura 5.12: Circuito utilizado para medição do THD da corrente diferencial de saída.
52
(a) (b)
Figura 5.13: Formas de onda da corrente diferencial de saída para um Vctrl de 2,5 V (a)
e o THD para diversos valores de Vctrl para os OTAs 1, 2 e 4.
(a) (b)
Figura 5.14: Formas de onda da corrente diferencial de saída para um Vctrl de 2,5 V (a)
e o THD para diversos valores de Vctrl para o OTA 3.
53
5.4.2 Simulação do OTA de Saída do VCO
Como o OTA da saída do VCO atuará como um comparador, a Fig. 5.15
exibe a simulação mais representativa, ou seja, a sua curva de transferência de
tensão. Também é mostrado um zoom do ganho na faixa de transição entre os
níveis de tensão.
(a) (b)
Figura 5.15: Curva característica Vo × Vin do OTA da saída do VCO (a) e o zoom de
sua derivada na região de interesse (b).
5.4.3 Simulação do VCO
Foi realizada uma simulação para se obter a caracterização do VCO, na qual
se variou a tensão de entrada do mesmo e verificou-se a frequência com que a saída
oscilava. Assim, através desta simulação, mostrada na Fig. 5.16, podemos ver
que o comportamento do VCO é claramente não linear e, além disso, sua tensão
mínima para oscilação está em torno de 0,4 V. A não linearidade deste VCO não
é crítica. Um problema extremamente grave aconteceria se a curva do oscilador
apresentasse alguma região em que a sua derivada primeira fosse negativa, ou seja,
o ganho do VCO fosse negativo. Isto desestabilizaria o funcionamento do PLL,
já que transformaria um sistema que deve ser realimentado negativamente em um
sistema de realimentação positiva. Inevitavelmente, operando neste modo, o circuito
não funcionaria de forma correta. Outra coisa a se comentar é que a tensão de
54
controle que faz com que o VCO oscile em 200 kHz é, aproximadamente, 1,75 V,
conforme os resultados da simulação do atenuador na Seção 5.3 indicaram, e com
esta tensão, os OTAs apresentam uma transcondutância em torno de 1,3 µA/V.
Assim, adaptando-se a Eq. (2.12) para o caso diferencial, temos que a frequência de
oscilação é de 206,9 kHz, o que está de acordo com o encontrado.
Figura 5.16: Simulação da curva característica do VCO e sua aproximação linear.
O controle da amplitude, realizado pelas transcondutâncias dos OTAs 3 e 4
da Fig. 2.18, segundo a Eq. (2.11), conforme já explicado, pode ser observado na
Fig. 5.17. A tensão de controle Vctrl dos OTAs nesta simulação foi de 2,5 V, que
será utilizada no OTA3 e no OTA4 do VCO e fornece transcondutâncias máximas.
Assim, conforme já explicado no Capítulo 2, quando a tensão diferencial de entrada
está na região em que a diferença das transcondutâncias é negativa, o circuito fica
instável e a amplitude do sinal tende a aumentar; quando está na faixa em que a
diferença das transcondutâncias é positiva, o circuito fica estável. Deste modo, a
amplitude de oscilação tende a se manter constante em um valor intermediário entre
essas duas regiões de operação.
Este efeito da transcondutância negativa que é responsável pelo controle da
amplitude também pode ser notado através das correntes de saída dos OTAs 3 e 4.
Plotando-se as suas correntes, como pode ser visto na Fig. 5.18, aparentemente não
notamos nada em especial. Entretanto, ao analisarmos a Fig. 5.19, na qual fazemos
55
(a) (b)
Figura 5.17: Transcondutâncias dos OTAs 3 e 4 para um Vctrl de 2, 5 V (a) e a
diferença das transcondutâncias (b).
a diferença entre as correntes, e darmos um zoom na região central do gráfico, nota-
se uma faixa em que a inclinação é negativa. Daí surge a transcondutância negativa
responsável pelo controle explicado anteriormente.
Figura 5.18: Corrente diferencial de saída para os OTAs 1, 2 e 4, e para o OTA 3.
Os sinais senoidais provenientes da saída diferencial do VCO estão ilustrados
na Fig. 5.20(a) para algumas tensões de entrada. Entretanto, ao passar pelo OTA
de saída, estes sinais senoidais ficam da forma de uma onda quadrada, conforme
56
(a) (b)
Figura 5.19: Diferença das correntes diferenciais de saída (a) e um zoom na região de
transcondutância negativa (b).
mostrado na Fig. 5.20(b), e estão prontos para realimentar o detector de fase e
frequência.
(a) (b)
Figura 5.20: Resposta no tempo da saída diferencial do VCO para diferentes valores de
tensões de entrada (a) e suas respectivas tensões convertidas pelo OTA de saída (b).
5.5 Simulação do PLL
Conectando-se todos os blocos já anteriormente projetados e testados, pode-
se agora simular o PLL completo. O diagrama de blocos final do PLL, ao qual se
referem as simulações que se seguem, é mostrado na Fig. 5.21.
57
Figura 5.21: Diagrama de blocos final do PLL.
Assim, iniciando-se as simulações do PLL utilizando-se os parâmetros típicos,
na Fig. 5.22(a) vê-se o transitório da tensão de controle do VCO até que este passe
a oscilar na frequência correta, no caso, 200 kHz. A Fig. 5.22(b) exibe a frequência
de oscilação do PLL no tempo. A Fig. 5.23 mostra de forma ampliada os sinais
fora de sincronia no início da operação do PLL e os sinais já sincronizados após o
controle efetuado pelo PLL.
(a) (b)
Figura 5.22: Transitório do sinal produzido pelo VCO do PLL (a) e a evolução da
frequência de oscilação do VCO no tempo.
Para verificar a robustez do PLL contra as variações decorrentes do processo
de fabricação, foi realizada uma simulação de Monte Carlo com 50 rodadas, conforme
mostrado na Fig. 5.24. Pode-se constatar nesta simulação, que, mesmo com tais
variações, o PLL consegue sincronizar.
Entretanto, as variações de processo alteram as transcondutâncias dos OTAs
responsáveis pelo controle da amplitude (OTA 3 e OTA 4). Isso faz com que a
amplitude da tensão diferencial de saída do VCO sofra alteração, conforme mostrado
58
(a) (b)
Figura 5.23: Sinais do PLL fora de sincronia (a) e, por fim, sincronizados (b).
(a) (b)
Figura 5.24: Transitório do sinal produzido pelo VCO do PLL (a) e a respectiva
evolução da frequência (b) para a simulação de Monte Carlo variando-se apenas os
parâmetros de processo.
na Fig. 5.25(a). Todavia, estas alterações não acarretam problemas, já que este sinal
passa pelo OTA de saída do VCO que atua como comparador, e é transformado para
um sinal de nível −2,5 V ou +2,5 V, como pode ser visto na Fig 5.25(b), para assim
poder realimentar o PFD.
Na Fig. 5.26 podem-se se observar as tensões de saída do charge-pump e
de controle do VCO. Vê-se que a tensão de saída do charge-pump ficou dentro dos
limites projetados, ou seja, entre −1 V e +1 V. Nota-se claramente, que, em virtude
da variação dos parâmetros de processo, a tensão de controle do VCO estabiliza em
valores distintos. Tais tensões é que serão utilizadas para realizar a sintonia do filtro
na frequência de corte correta.
59
(a) (b)
Figura 5.25: Tensões diferenciais de saída do VCO (a) e as tensões de saída do
comparador do VCO (b) para a simulação de Monte Carlo variando-se apenas os
parâmetros de processo.
(a) (b)
Figura 5.26: Tensões de saída do charge-pump (a) e tensões de controle do VCO (b)
para a simulação de Monte Carlo variando-se apenas os parâmetros de processo.
Agora, na Fig. 5.27, temos o resultado da simulação de Monte Carlo variando-
se os descasamentos, além dos parâmetros de processo. Nota-se que, das 50 combi-
nações, duas divergiram.
Isso se deve porque, nestas duas combinações de parâmetros, além da dimi-
nuição da amplitude de oscilação, ocorreu um offset da tensão de saída dos OTAs
devido aos descasamentos,