Unidade 3 - eletronica digital 3

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13/02/2023 19:23 Unidade 3 - Exercícios de fixação: Revisão da tentativa
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Iniciado em quinta, 28 mai 2020, 21:31
Estado Finalizada
Concluída em quinta, 28 mai 2020, 21:44
Tempo
empregado
12 minutos 49 segundos
Notas 10,00 de um máximo de 10,00(100%)
Questão 1
Correto Atingiu 1,00 de 1,00
Os �ip-�ops são dispositivos digitais que armazenam estados enquanto estiverem
alimentados. Há quatro tipos básicos deles, com formas diferentes de operação, sendo o
mais básico de todos o �ip-�op RS.
Qual das alternativas a seguir apresenta um �ip-�opcuja função é a mesma do �ip-�op
tipo RS, exceto no caso em que ambas as entradas estão ativas?
Escolha uma opção:
a. Tipo D.
b. Tipo JK.
c. Tipo T.
d. Tipo RS Mestre-Escravo.
e. Tipo T Mestre-Escravo.
A resposta correta é: Tipo JK.
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Questão 2
Correto Atingiu 1,00 de 1,00
Tanto contadores síncronos quanto assíncronos podem aproveitar as entradas
assíncronas para alterar o padrão de contagem com início diferente do original, um valor
limite de contagem que seja menor que a a capacidade binária. Qual das alternativas
melhor descreve o contador da imagem?
Escolha uma opção:
a. Contador assíncrono, crescente, com mínimo em 0 e máximo em 9.
b. Contador assíncrono, crescente, com mínimo em 0 e máximo em 10.
c. Contador síncrono, crescente, com mínimo em 0 e máximo em 10.
d. Contador assíncrono, decrescente, com mínimo em 0 e máximo em 10.
e. Contador assíncrono, decrescente, com mínimo em 0 e máximo em 9.
A resposta correta é: Contador assíncrono, crescente, com mínimo em 0 e máximo em 9.
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Questão 3
Correto Atingiu 1,00 de 1,00
Questão 4
Correto Atingiu 1,00 de 1,00
Os diagramas de estados são utilizados com o intuito de:
Escolha uma opção:
a. descrever o sistema de forma textual, com todos os detalhes e as sequências para a elaboração do circuito
digital sequencial relativo ao problema.
b. Modelar o sistema com todos os detalhes e as sequências para a elaboração do circuito digital
sequencial relativo ao problema.

c. sinalizar os possíveis pontos de falhas de funcionamento em um projeto de circuitos sequenciais.
d. determinar as situações de segurança de funcionamento do sistema para a elaboração do circuito digital
sequencial relativo ao problema.
e. determinar quais são os componentes eletrônicos a serem utilizados para a elaboração do circuito digital
sequencial relativo ao problema.
A resposta correta é: Modelar o sistema com todos os detalhes e as sequências para a elaboração do circuito digital
sequencial relativo ao problema.
Em relação aos contadores síncronos e assíncronos, marque a alternativa que melhor os
diferencia.
Escolha uma opção:
a. Os contadores síncronos utilizam �ip-�ops do tipo D para seu sequenciamento, enquanto os contadores
assíncronos utilizam �ip-�ops tipo T.
b. Nos contadores assíncronos, o pulso de clock em todos os �ip-�ops é dado simultaneamente. Já nos
contadores síncronos, a fonte geradora de clock é interligada somente ao primeiro �ip-�op e este aciona o
próximo, assim acontecendo sucessivamente.
c. Nos contadores síncronos, o pulso de clock em todos os �ip-�ops é dado simutaneamente. Já nos
contadores assíncronos, a fonte geradora de clock é interligada somente ao primeiro �ip-�op e este
aciona o próximo, assim acontecendo sucessivamente.

d. Nos contadores síncronos, as entradas dos �ip-�ops são conectadas em nível lógico alto. Já nos contadores
assíncronos, as entradas dos �ip-�ops�cam ligadas em nível lógico baixo.
e. Os contadores síncronos utilizam �ip-�ops do tipo T para seu sequenciamento, enquanto os contadores
assíncronos utilizam �ip-�ops tipo D.
A resposta correta é: Nos contadores síncronos, o pulso de clock em todos os �ip-�ops é dado simutaneamente. Já
nos contadores assíncronos, a fonte geradora de clock é interligada somente ao primeiro �ip-�op e este aciona o
próximo, assim acontecendo sucessivamente.
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Questão 5
Correto Atingiu 1,00 de 1,00
Em relação ao funcionamento dos latchs SR, marque a alternativa que melhor o
representa.
Escolha uma opção:
a. Quando ocorre o acionamento das duas entradas em um latch SR, as duas saídas mantém seu estado
anterior.
b. Quando ocorre o acionamento das duas entradas em um latch SR, as duas saídas recebem o mesmo
estado lógico, situação indevida para seu funcionamento.

c. Quando duas entradas em um latch SR estão desacionadas, as duas saídas recebem o mesmo estado lógico,
situação indevida para seu funcionamento.
d. Nos latchs SR, o acionamento da entrada S ativa a sua saída barrada.
e. Nos latchs SR, o acionamento da entrada R ativa a sua saída.
A resposta correta é: Quando ocorre o acionamento das duas entradas em um latch SR, as duas saídas recebem o
mesmo estado lógico, situação indevida para seu funcionamento.
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Questão 6
Correto Atingiu 1,00 de 1,00
Três tipos diferentes de FF são utilizados conectados conforme a imagem a seguir. Todos
atuam na borda negativa do clock. Qual será o valor, da esquerda para a direita, de cada
uma das saídas dos FFs na quarta borda positiva detectada? 
Escolha uma opção:
a. 011 .
b. 100 .
c. 000 .
d. 010 .
e. 101 .
2
2
2
2
2
A resposta correta é: 100 .2
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Questão 7
Correto Atingiu 1,00 de 1,00
Questão 8
Correto Atingiu 1,00 de 1,00
O �ip-�op tipo D é o mais utilizado quando existe a necessidade de armazenamento de
bits em circuitos sequenciais. Em relação a esse dispositivo, pode-se a�rmar que:
Escolha uma opção:
a. os �ip-�ops tipo D possuem uma entrada que, em caso de ativação do clock, o estado presente na
entrada é armazenado na saída até que outro sinal de clock seja inserido, substituindo o valor da saída
pelo novo estado lógico da entrada.

b. os �ip-�ops tipo D posssuem uma entrada que, em caso de ativação do clock, o estado atual da saída é
invertido.
c. os �ip-�ops tipo D são constituídos de latchs SR com saídas invertidas.
d. os �ip-�ops tipo D são constituídos de latchs SR, aplicando uma mesma entrada nas suas duas entradas.
e. os �ip-�ops tipo D posssuem uma entrada que, em caso de ativação do clock, o estado presente na entrada é
armazenado na saída e não pode ser sobrescrito.
A resposta correta é: os �ip-�ops tipo D possuem uma entrada que, em caso de ativação do clock, o estado presente
na entrada é armazenado na saída até que outro sinal de clock seja inserido, substituindo o valor da saída pelo novo
estado lógicoda entrada.
Sobre a diferença entre os circuitos sequenciais em relação aos circuitos combinacionais,
marque a alternativa correta.
Escolha uma opção:
a. Os circuitos sequenciais se diferem dos circuitos combinacionais, pois estes não utilizam sinais de
sequenciamento denominados clock.
b. Os circuitos sequenciais se diferem dos circuitos combinacionais, pois estes utilizam saídas como
entradas em suas lógicas.

c. Os circuitos sequenciais se diferem dos circuitos combinacionais, pois estes não utilizam saídas como
entradas em suas lógicas.
d. Os circuitos sequenciais se diferem dos circuitos combinacionais, pois estes utilizam sinais de
sequenciamento denominados clock.
e. Os circuitos sequenciais se diferem dos circuitos combinacionais, pois estes não utilizam portas lógicas
convencionais em sua composição.
A resposta correta é: Os circuitos sequenciais se diferem dos circuitos combinacionais, pois estes utilizam saídas
como entradas em suas lógicas.
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Questão 9
Correto Atingiu 1,00 de 1,00
Considere que os FFs tipo T do circuito a seguir operam na borda positiva do sinal de clock
e, inicialmente, todas as saídas diretas estão em 0. Qual será o valor, da esquerda para a
direita, de cada uma das saídas diretas dos FFs quando o clock estiver saindo do nível alto
pela terceira vez? 
Escolha uma opção:
a. 010 .
b. 111 .
c. 011 .
d. 101 .
e. 110 .
2
2
2
2
2
A resposta correta é: 111 .2
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Questão 10
Correto Atingiu 1,00 de 1,00
Um �ip-�op tipo T alterna a saída quando recebe as entradas adequadas, porém a forma
como sua saída é utilizada para orientar os �ip-�ops seguintes pode ditar a ordem de uma
contagem ou modi�car o padrão desta, não sendo, necessariamente, um avanço
aritmético. Para que o circuito a seguir inverta a ordem de contagem, qual mudança
poderá ser feita?
Escolha uma opção:
a. A porta NAND deve ser substituída por uma porta AND, que acionará os pinos de PRESET ao invés do CLEAR.
Também, ao invés do nível em 1 permanente, deverão ser usadas as saídas invertidas para ativar os pinos de
entrada T dos FFs.
b. A porta NAND deve receber as mesmas entradas e acionar todos os pinos de PRESET ao invés do CLEAR.
Também, ao invés da saída direta, deverão ser usadas as saídas invertidas para ativar os pinos de
clock/habiltação dos FFs.
c. A porta NAND deve receber todas as saídas Q e acionar os pinos de PRESET ao invés do CLEAR. Também, ao
invés da saída direta, deverão ser usadas as saídas invertidas para ativar os pinos de clock/habiltação dos
FFs.
d. A porta NAND deve receber todas as saídas Q e acionar os pinos CLEAR somente do segundo e no
terceiro FF da esquerda para a direita. Também, ao invés da saída direta, deverão ser usadas as saídas
invertidas para ativar os pinos de clock/habiltação dos FFs.

e. A porta NAND deve ser substituída por uma porta OR, que acionará os pinos de PRESET ao invés do CLEAR.
Também, ao invés do nível em 1 permanente, deverão ser usadas as saídas invertidas para ativar os pinos de
entrada T dos FFs.
A resposta correta é: A porta NAND deve receber todas as saídas Q e acionar os pinos CLEAR somente do segundo e
no terceiro FF da esquerda para a direita. Também, ao invés da saída direta, deverão ser usadas as saídas invertidas
para ativar os pinos de clock/habiltação dos FFs.
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