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Sistema de detecção de paridade utilizando Multiplexador 81

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Universidade Federal de Campina Grande - UFCG 
Centro de Engenharia Elétrica e Informática - CEEI 
Departamento de Engenharia Elétrica - DEE 
 
Nome: Felipe Bastos Meneses 
Email: Felipe.meneses@ee.ufcg.edu.br 
 
Disciplina: Laboratório de Circuitos Lógicos 
Professora: Fernanda Cecília Correia Lima Loureiro 
 
 
Experimento X – Sistema Detector de Paridade e Bloco Lógico 
Universal 
 
 
Objetivos 
 O objetivo desse experimento é demonstrar a utilização do multiplexador como 
um Bloco Lógico Universal – BL, e é realizada a implementação do sistema de 
detecção de paridade. 
 Sistema de Detecção de Paridade 
 Bloco Lógico Universal 
Objetivo 1 – Sistema de Detecção de Paridade 
 Especificação, implementação e verificação do funcionamento de um sistema 
de Detecção de Paridade, como uma função lógica de quatro variáveis, inicialmente 
usando portas lógicas e, em seguida, com o projeto realizado a partir de um 
multiplexador 8:1, utilizado como Bloco Lógico Universal. 
 
Circuito A 
 BLOCO LÓGICO 
Figura 1 - Esquemático 
 
 
Fonte: Próprio autor 
Expressão Lógica 
Y = A.B.�̅̅�.̅̅�̅� + A .̅̅�̅̅�.C .̅̅�̅� + �̅�.B.C .̅̅�̅� + �̅̅̅�.�̅̅̅�.�̅̅̅�.̅̅𝐷 ̅ 
 
TABELA VERDADE 1 
D A B C Y 
1 0 0 0 1 
0 0 0 1 0 
0 0 1 0 0 
1 0 1 1 1 
0 1 0 0 0 
1 1 0 1 1 
1 1 1 0 1 
0 1 1 1 0 
 
Figura 2 - Sistema de paridade par com portas lógicas. 
 
Fonte: Próprio autor 
 
 
 
 
 
 
 
Fidura 3 – Sistema de paridade par com Multiplexador de 8 canais 
 
Fonte: próprio autor 
 
Expressão Lógica 
 
Y = I0.�̅̅�.̅̅�̅̅�.�̅̅� + I1.�̅̅̅�.�̅̅̅�.C + I2. �̅�.B.�̅�+ + I3. �̅�.BC + I4.𝐴. �̅̅̅�.̅�̅� + I5.𝐴. �̅�. 𝐶 + I6.𝐴. 𝐵. �̅�+ 
I7.A.B.C 
 Z= Y 
 I0 = I3 = I5 = I6 = �̅� 
I1 = I2 = I4 = I7 = D 
 
 
 
	Objetivos
	Objetivo 1 – Sistema de Detecção de Paridade
	Circuito A
	Expressão Lógica
	Expressão Lógica (1)

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