PSI3322_Aula_12_Projeto de Amplificador MOS - Exp 6 - Prof Martino

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Universidade de São Paulo
PSI3322 - João A. Martino – PSI/EPUSP
PSI3322 - ELETRÔNICA II
Prof. João Antonio Martino
AULA 12
Projeto Amplificador de pequenos sinais MOS para 
experimento 06 do Lab. de Eletrônica. 
Universidade de São Paulo
PSI3322 - João A. Martino – PSI/EPUSP
PSI3322 - ELETRÔNICA II
(capítulos 4, 6, 7, 8)
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Holodeck é uma espécie de sala,quarto ou câmara negra com grades, que 
projeta, por meio de um computador, simulações no qual é possível transformar 
energia em matéria permitindo, quando acionado, o usuário interagir com 
coisas ou pessoas virtuais – no livro é citado como “hologramas, 
temporariamente materializados”.
Star trek New Generation (1987)
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CAVERNA DIGITAL 2001
LSI/PSI/USP - Brasil
Prof. Dr. Marcelo Zuffo
Prof. Dr. Sergio Takeo Kofuji
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Realidade Virtual em 2016
(Cabe no bolso – Smartphone)
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N +N +
Dopagem de Fósforo
Alumínio
SiO2
Si - P
Fonte Dreno
Porta
Evolução dos Transistores MOSFET
(por João Antonio Martino)
• A definição da porta de Alumínio era feita após a difusão de 
fonte e dreno. 
N+ N+
Porta
DrenoFonte
P
Metal
Oxido
 Semic.
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N +N +
Dopagem de Fósforo
Alumínio
SiO2
Si - P
Fonte Dreno
Porta
Evolução dos Transistores MOSFET
(por João Antonio Martino)
• A definição da porta de Alumínio era feita após a difusão de 
fonte e dreno. O Prof. Laganá fez sua dissertação de mestrado 
neste tipo de transistor (nMOSFET com porta de Alumínio)
N+ N+
Porta
DrenoFonte
P
Metal
Oxido
 Semic.
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N +N +
Dopagem de Fósforo
e/ou Arsênio
SiO2
Si - P
Fonte Dreno
Porta
Si-poli N+
• A implantação da fonte e dreno é feita após a definição da 
porta de silício-policristalino tornando o transistor auto alinhado
•Facilita a obtenção de varias camadas de interligação
N +N +
Dopagem de Fósforo
Alumínio
SiO2
Si - P
Fonte Dreno
Porta
Evolução dos Transistores MOSFET
(por João Antonio Martino)
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nMOSFET com porta de 
silício Policristalino
Transistor projetado e fabricado na Escola Politécnica da USP
Dissertação de Mestrado – João Antonio Martino (1984) 
Porta
(G)
Dreno
(D)
Fonte
(S)
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PSI3463 (Disciplina de graduação da USP)
Laboratório de Fabricação de Circuitos Integrados
(Tecnologia NMOS polysilicon-gate)
Anualmente
para os alunos
de Graduação 
da USP
Prof. João Martino
Prof. Marcelo Carreno
Atualmente na USP
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• (Silicon-On-Insulator) SOI MOSFET
N +N +
SiO2
Si - P
Fonte Dreno
Porta
Si-poli N+
N +N +
SiO2
Si - P
Fonte Dreno
Porta
Si-poli N+
P
Evolução dos Transistores MOSFET
(por João Antonio Martino)
• MOSFET convencional
SiO2
• Transistor SOI MOSFET apresenta melhor efeito de canal curto
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GC SOI MOSFET (Contribuição Brasileira)
(Graded Channel) 
USP/Brazil-UCL/Belgium
Advantages of GC SOI :
• Higher gm
• Lower (better) gD (higher VEA)
• Higher AV
• Larger Breakdown voltage 
• Reduced Harmonic Distortion
* M. A. Pavanello, J. A. Martino e D. Flandre; Solid State Electronics,2000
Substrate
DrainSource
N+ N+P P-
Gate
Silícon P-
Si-Poly N+
toxf
tsi
toxb
LLD
L
SiO2
0.0 0.5 1.0 1.5 2.0 2.5 3.0
0
10
20
30
40
50
 
 
I D
S
 [

A
]
V
DS
 [V]
 Conventional SOI
 GC SOI - L
LD
/L=0.15
 GC SOI - L
LD
/L=0.35
 GC SOI - L
LD
/L=0.42
 L
LD
/L 
L=2m
V
GT
=V
GF
-V
T
= 200mV
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Estrutura BE SOI MOSFET
Novo Transistor: BE SOI MOSFET
(Back Enhanced Silicon-On-Insulator MOSFET)
(1o Transistor Reconfigurável do Brasil)
Principais Caracteristicas: Não precisa de dopagem; Pode
funcionar como nMOS (VGB >>0) or pMOS (VGB << 0);
Aplicações como sensor…
*J. A. Martino and R. C. Rangel, “BE SOI MOSFET” 
patent BR 10 2015 020974 6, Agosto de 2015.
SiO2
Porta
DrenoFonte
VGB
VDS
VGF
Si-P
Si-P
VDS
VGF
VGB >> 0
NMOS
– – – – –– – – –
SiO2
VDS
VGF
VGB >> 0
– – – –– –
Depletado
SiO2
SiO2
SiO2
Porta
SiO2
Porta
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Estrutura BE SOI MOSFET
Novo Transistor: BE SOI MOSFET
(Back Enhanced Silicon-On-Insulator MOSFET)
(1o Transistor Reconfigurável do Brasil)
Principais Caracteristicas: Não precisa de dopagem; Pode
funcionar como nMOS (VGB >>0) or pMOS (VGB << 0);
Aplicações como sensor…
*J. A. Martino and R. C. Rangel, “BE SOI MOSFET” 
patent BR 10 2015 020974 6, Agosto de 2015.
SiO2
Porta
DrenoFonte
VGB
VDS
VGF
Si-P
Si-P
SiO2
SiO2
VDS
VGF
VGB << 0
PMOS
+ ++ + ++ ++ ++ + ++ +
SiO2
Porta
Si-P
SiO2
VDS
VGF
VGB << 0
Depletado+ +++ + ++ +
Porta
SiO2
Si-P
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Novo Transistor: BE SOI MOSFET
(Back Enhanced Silicon-On-Insulator MOSFET)
(FLEX Transistor)
Bio-FET (BE SOI MOSFET)
Buried Oxide
Substrate
Gate
Drain
electrode
Source
electrode
Gate oxide
Biological
material
VGF
Gate Oxide
Buried Oxide
Gate
DrainSource
Substrate
VGB
VDS
LightLight
BE SOI MOSFET as a light sensor
*J. A. Padovese, et al; Back Enhanced SOI MOSFET as
UV Light Sensor; 2018 33rd Symposium on
Microelectronics Technology and Devices (SBMicro),
Bento Gonçalves, IEEExplorer, v.1, p.1, 2018.
* YOJO, L. S. et al; Optimization of the permittivity-
based BE SOI biosensor; 2018 IEEE SOI-3D-
Subthreshold Microelectronics Technology Unified 
Conference (S3S), San Francisco, IEEExplorer. v.1. 
p.1, 2018
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Gate
Source Drain
Buried oxide
Back gate (substrate)
Source
Drain
Gate
ID
Buried oxide
Tri-Gate with 800C 600Torr 5min H2Anneal
Fins are 45x78nm, Nice corner rounding by H2 anneal
20 nm
Polysilicon Gate
Silicon
Fin
Buried Oxide
Gate
Source Drain
BOX
G
at
e
G
at
e
“1 Porta”
“2 Portas”
“3 Portas”
Evolução dos Transistores
“Porta circundante”
Source Drain
Gate
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SOI FinFET de Porta Tripla
(Vertical) 
Transistor mais utilizado nos circuitos integrados mais modernos
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* RANGEL, R. ; POJAR, M.; SEABRA, A.C.; SANTOS Filho, S.G.; MARTINO, J. A, SBMicro 2013, 
Curitiba, Proc. IEEExplorer, p.1-5.
Primeiro Transistor 3D (2012)
(SOI FinFET de porta tripla) 
USP/Brazil (2012)
(feixe de eletrons)
0.0 0.2 0.4 0.6 0.8 1.0
0
1
2
3
4
5
6
7
8
9
V
GB
 = 0V
V
D
(V)
I D
(
A
)
 VGF = -0.50V
 VGF = -0.25V
 VGF = 0V
 VGF = 0.25V
 VGF = 0.50V
 VGF = 0.75V
 VGF = 1V
WFIN= 50-100nm, HFIN= 100nm, 
tox= 4.5nm, tbox = 200nm, 
L = 2.5m, Si-Poli
* MARTINO, J. A, FAPESP Week, Salamanca, Spain, December,12, 2012
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Primeiro Transistor FinFET (3D)
(construído com litografia de feixes de elétrons)
USP/Brazil (2012)
(feixe de eletrons)
* RANGEL, R. ; POJAR, M.; SEABRA, A.C.; SANTOS Filho, S.G.; MARTINO, J. A, SBMicro 2013, 
Curitiba, Proc. IEEExplorer, p.1-5.
* MARTINO, J. A, FAPESP Week, Salamanca, Spain, December,12, 2012
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1 Porta “Single Gate”
SOI MOSFET (Planar)
2 ou 3 Portas “FinFET”
(Vertical-3D)
N+ N+
P
Gate
DrainSource
1 Porta “Single Gate”
Bulk – MOSFET (Planar)
G
DS
Evolução do MOSFET
(principais etapas)
N+ N+
P
Gate
DrainSource
Tri-Gate with 800C 600Torr 5min H2Anneal
Fins are 45x78nm, Nice cornerrounding by H2 anneal
2 0 n m
Gate
Silicon
Fin
Buried Oxide
Gate
Source Drain
Buried oxide
Back gate (substrate)
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
RS 
RD 
RG2 
RG1 
C1
C2
CS
VDD = 15 V
RL
100 k AC
100 mVpp
Rsig
4,7 k 
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
RS 
RD 
RG2 
RG1 
C1
C2
CS
VDD = 15 V
RL
100 k AC
100 mVpp
Rsig
4,7 k 
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Projeto de um amplificador para pequenos sinais
VS = VDD/3 = 5 V
VD = 2.VDD/3 = 10 V
Dados do NMOS:
Vt = tensão de limiar = 1,09 V
kn’= 0,04 mA/V2
W/L = 230m/10m
kn’.(W/L) = 0,92 mA/V2
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
Parâmetros iniciais Valores
VDD +15V
Corrente de dreno (ID) 0,11 mA
Sinal de entrada (freq. médias) Onda senoidal de 1 kHz e 100 mVpico-pico
Resistência do gerador de 
entrada (Rsig)
4,7 kΩ
Resistência de entrada (Rin) 545 kΩ
Resistência de carga (RL) 100 kΩ
Frequência de corte inferior (fL) ≤ 110 Hz
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
VS = VDD/3 = 15/3 = 5 V
Como ID= 0,11mA
Então RS =
VS
ID
=
5
0,11m
= 45,46 kΩ
RS = 47kΩ (valor comercial)
Recalculamos VS :
VS = RS. ID = 47k. 0,11m = 5,17 V
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Projeto de um amplificador para pequenos sinais
VD =
2
3
∗ VDD = 10V
RD =
VDD − VD
ID
=
15 − 10
0,11m
= 45,46kΩ
RD = 47kΩ (valor comercial)
Recalculamos VD
VD = VDD − RD. ID = 15 − 47k. 0,11 = 9,83 V
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
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Projeto de um amplificador para pequenos sinais
A tensão na porta é calculada assumindo que o transistor 
está na região de saturação. Depois comprovaremos se 
nossa premissa inicial estava correta. Vamos desprezar a 
modulação de canal (Efeito Early).
ID =
1
2
kn
′ .
W
L
. VGS − Vt
2
Portanto: VGS − Vt =
2.ID
kn
′ .
W
L
2. 0,11m
0,04m.
230
10
= 0,49V = Vov
VGS = Vov + Vt = 0,49 + 1,09 = 1,58 V 
VG = VGS + VS = 1,58 + 5,17 = 6,75V
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
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Projeto de um amplificador para pequenos sinais
𝑉𝐺 =
𝑅𝐺2
𝑅𝐺1 + 𝑅𝐺2
. 𝑉𝐷𝐷 =
𝑅𝐺2
𝑅𝐺1 + 𝑅𝐺2
. 15 = 6,75 𝑉 (1)
Rin = RG1//RG2= RG1.RG2/(RG1 + RG2) = 545 kΩ (2)
De (1) e (2) obtém-se RG1 = 1,21 MΩ e RG2 = 1,01 MΩ
Adotando-se os valores comerciais mais próximos:
RG1 = 1,2 MΩ e RG2 = 1 MΩ
Com estes valores comerciais teremos VG = 6,82 V
 
𝑉𝑆 = 𝑉𝐺 − 𝑉𝐺𝑆 = 6,82 − 1,58 = 5,24 𝑉
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
Resumo dos valores de tensão e corrente CC:
VD = 9,83V
VS = 5,24V
VG = 6,82V
VDS = 4,59V
VGS = 1,58V
ID = 0,11mA
IRG2 = VG/RG2 = 6,62 μA = IRG1
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
Para garantir que o transistor esteja ne região de saturação 
ele deve cumprir com a seguinte condição:
VDS ≥ VGS − Vt
VDS = 4,59V > VGS − Vt = 0,49V 
(cumpre a condição)
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
Cálculo do Ganho para pequenos sinais em
frequência médias
𝑅𝐺 = 𝑅𝐺1 ∥ 𝑅𝐺2
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
Rin = RG = RG1 ∥ RG2 = 545 kΩ
Assumiremos também que ro = ∞ (transistor MOS de canal longo)
vi =
Rin
Rin + Rsig
vsig =
RG
RG + Rsig
vsig =
545k
545k + 4,7k
vsig = 0,99vsig
gm =
2ID
VGS − Vt
=
2 ∗ 0,11mA
1,58V − 1,09V
= 0,45
mA
V
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
O ganho de tensão AV = vo/vi é portanto:
Av =−gm.(RD//RL) = −0,45m.(47k//100k) = −14,39 V/V→ 23,16 dB
O ganho de tensão em circuito aberto é:
AV0 = −gmRD = −0,45m. 47k = −21,15 → 26,51dB
O ganho de tensão global (GV = vo/vsig): 
Gv =
RG
RG + Rsig
Av = −14,25 = 23,08dB
Gv0 = −
RG
RG + Rsig
AV0 = −20,94 = 26,42dB
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
RS 
RD 
RG2 
RG1 
C1
C2
CS
VDD = 15 V
RL
100 k AC
100 mVpp
Rsig
4,7 k 
ωeq =
1
CeqReq
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
ωeq =
1
CeqReq
Vg
Vo
Vsig
Id
RD
RS
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
ωeq =
1
CeqReq
Valores da Req para cada capacitor:
RC1 = RG + Rsig para o Capacitor C1 = 550 kΩ
RC2 = RD + RL para o Capacitor C2 = 147 kΩ
RCS = RS ∥
1
gm
para o Capacitor CS = 2,12 kΩ
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
Cálculo do CS:
ωCS = 2πfL = 2π. 110 = 691,15 rad/s
CS =
1
ωCSRCS
= 682,50 nF
CS = 680nF (valor comercial)
Recalculando fL para o valor Cs comercial:
fL =
1
2π ∗ CSRCS
= 𝟏𝟏𝟎 𝐇𝐳
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
Cálculo do C1:
ωC1 =
2πfL
10
= 69,12 rad/s (10x menor que ωCS)
C1 =
1
ωC1RC1
≥ 26,30 nF
C1 = 33nF (valor comercial)
Cálculo do C2:
ωC2 =
2πfL
10
= 69,12 rad/s (10x menor que ωCS)
C2 =
1
ωC2RC2
≥ 98,42 nF
C2 = 150nF (valor comercial)
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Projeto de um amplificador para pequenos sinais
Exp. 6: Amplificador para 
Pequenos Sinais usando MOSFET
RS
47k 
RD
47k 
RG2
1M 
RG1
1.2M 
C1
33nF
C2
150nF
CS
680nF
VDD = 15 V
RL
100 k AC
100 mVpp
Rsig
4,7 k 
Circuito a ser montado e analisado na Exp. 6 de PSI3323
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PSI3322 - ELETRÔNICA II
(capítulos 4, 6, 7, 8)
	Slide 1: PSI3322 - ELETRÔNICA II   Prof. João Antonio Martino AULA 12
	Slide 2
	Slide 3
	Slide 4
	Slide 5
	Slide 6
	Slide 7
	Slide 8
	Slide 9
	Slide 10: Anualmente para os alunos de Graduação da USP
	Slide 11
	Slide 13
	Slide 14
	Slide 15
	Slide 16
	Slide 17
	Slide 18
	Slide 19
	Slide 20
	Slide 21
	Slide 22
	Slide 23
	Slide 24
	Slide 25
	Slide 26
	Slide 27
	Slide 28
	Slide 29
	Slide 30
	Slide 31
	Slide 32
	Slide 33
	Slide 34
	Slide 35
	Slide 36
	Slide 37
	Slide 38
	Slide 39
	Slide 40