GELE7183 Circuitos Integrados - AULA-05 Projeto Inversor CMOS

Prévia do material em texto

Prof. Luciano M. Camillo
professorcamillo@gmail.com
CIRCUITOS INTEGRADOS
Projeto Inversor CMOS
Transistor MOS Transistor MOS -- Comportamento ElComportamento Eléétricotrico
• Transistor nMOS
N+ N+
P
PortaPorta
DrenoDrenoFonteFonte
SubstratoSubstrato
VDS=cte
IDS
VGSVTn1 V
VDS
IDS
Região
Triodo
Região de
Saturação
VGS1
VGS2
VGS2>VGS1
(Tensão de Limiar)
S
DD
G
VDS
VGS
IDS
N+ N+
Silício policristalino 
(condutor) Óxido de porta 
(isolante)
LL
WW
Fonte Dreno
xoxPorta
VDS
VGS
P
Substrato
IDS
EquaEquaçções de Iões de IDSDS=f(V=f(VGSGS, V, VDSDS) de 1) de 1aa OrdemOrdem
• Região de Corte: VGS VTn ou VGS-VTn 0
IDS=0
• Região Triodo: 0< VDS  VGS-VTn
  






2
VVVVI
2
DS
DSTnGSnDS 
• Região de Saturação: 0< VGS-VTn  VDS
 
2
VVI
2
TnGS
nDS

  onde 





L
W
xox
oxn
n


Fator de Ganho






L
W
xox
oxn
n


Fator de ganhoFator de ganho
Dependentes
do Processo porta de óxido do Espessura x
óxido do dadePermissivi 
elétrons dos Mobilidade 
ox
ox
n


Dependentes
da Geometria
(lay-out)
W Largura de canal
L Comprimento de canal
• Transistor pMOS
-VDS=cte
-IDS
-VGSVTp-1 V
-VDS
-IDS
Região
Triodo
Região de
Saturação
-VGS1
-VGS2
(Tensão de Limiar)
P+ P+
N
PortaPorta
DrenoDrenoFonteFonte
SubstratoSubstrato
S
DD
G
VDS
VGS
IDS
• Região de Corte: VGS VTp ou VGS-VTp  0
IDS=0
• Região Triodo: VGS-VTp  VDS < 0
  






2
VVVVI
2
DS
DSTpGSpDS 
• Região de Saturação: VDS VGS-VTp < 0
 
2
VV
I
2
TpGS
pDS

 






L
W
xox
oxp
p


Fator de ganhoFator de ganho
lacunas das Mobilidade p
2
n
p

 
Tensão de Limiar do Transistor canal P
VVTpTp--1 V1 V
Normalmente simétrico com relação a VTn
|VTp| = VTn
Geometrias 
n
n
p
p
L
W
L
W
Normalmente para compensar o fato de p< n
e assim podemos ter p=  n
Inversor CMOS Inversor CMOS -- Comportamento ElComportamento Eléétricotrico
GG
GG
SS
SS
D
D
VDD
VE
VS
IDS
ISD=-IDS
Transistor canal pTransistor canal p
•VGS=VE-VDD
•VDS=VS-VDD
•IDS=-ISD
Transistor canal nTransistor canal n
•VGS=VE
•VDS=VS
IDSn=-IDSp
Curva CaracterCurva Caracteríística de Transferênciastica de Transferência
IDSn=-IDSpVS
VE
VDD
VTn VINV VDD-|VTp| VDD
AA
BB
CC
DD
EE
0,7VDD
0,3VDD
VDD/2
Influência da RelaInfluência da Relaçção ão nn/ / pp na na Curva CaracterCurva Caracteríística stica 
de Transferênciade Transferência
p
n
p
n
TnTpDD
INV
1
VVV
V







VS
VE
VDD
VDD
1/16116
nn/ / pp
p
p
p
n
n
n
p
p
ox
ox
p
n
n
ox
ox
n
p
n
L
W
L
W
L
W
x
L
W
x









VDD/2
2,5
3,41,6
Margens de RuMargens de Ruíídodo
VS
VE
VDD
VINV VDD
MRMRHH
MRMRLL
VIL VIH
1
dV
dV
E
S 
Margem de ruMargem de ruíído em ndo em níível alto:vel alto:
 DDINVDDIHDDIHOHH V1,0VVVVVVMR 
INVDDH VV9,0MR 
Margem de ruMargem de ruíído em ndo em níível baixo:vel baixo:
DDINVILOLILL V1,0V0VVVMR 
DDINVL V1,0VMR 
A aproximação acima é válida para 2VVINV 3V (maioria das 
aplicações) e garante erro inferior a 10% nesta faixa
ExercExercíício:cio:
Projete um inversor CMOS que tenha VINV=3 V. 
Esboce a curva de transferência estática.
Dados:
VDD=5 V; VTn=1 V; VTp=-1 V; Ln=Lp; n=600 cm2/Vs; p=200 cm2/Vs
Dimensão mínima= 5 m
Determinar: Determinar: WWpp, L, Lpp, , WWnn, , LLnn, MR, MRLL e MRe MRHH..
p
n
p
n
TnTpDD
INV
1
VVV
V







INVDDH VV9,0MR 
DDINVL V1,0VMR 
ExercExercíício:cio:
pp
nn
p
p
p
n
n
n
p
p
ox
ox
p
n
n
ox
ox
n
p
n
W
W
L
W
L
W
L
W
x
L
W
x











Ln=Lp
1) Dado um inversor CMOS no qual as dimensões do transistor PMOS são 
iguais às do NMOS, ou seja, Wn = Wp e Ln = Lp, pede-se:
a) Calcular a tensão de inversão lógica
b) Esboçar a curva de transferência estática desse inversor (Calcule MRH 
e MRL).
Dados: VDD = 5 V VTp = -0,8 V VTn = +0,8 V n = 2 p.
EXERCEXERCÍÍCIOS:CIOS:
2) Dada a curva de transferência estática de um inversor CMOS, calcule as 
dimensões dos transistores PMOS e NMOS (Wn, Wp, Ln e Lp) e as 
mobilidades (n e p).
Dados: VDD = 5 V Vtp = -1,0 V Vtn = +1,0 V n = 2 p Ln = Lp. 
Dimensão mínima = 5m 
Porta LPorta Lóógica NE (NAND) gica NE (NAND) -- Comportamento EstComportamento Estááticotico
VDD
AA
BB
SS
LpA
WpA
LpB
WpB
LnA
WnA
LnB
WnB
ef
ef
ef
ef
p
n
p
n
TnTpDD
INV
1
VVV
V







efp
p
ox
oxp
p L
W
xef 










efn
n
ox
oxn
n L
W
xef 









Resistência efetiva do transistor:Resistência efetiva do transistor:
n
n
n W
LR 
p
p
p W
L
R 
A resistência efetiva dos transistores é
proporcional à relação L/W
Para a determinação dos fatores de ganho pef e nef
utiliza-se a resistência efetiva, equivalente à
associação série/paralelo dos transistores nMOS e 
pMOS (análoga à associação série/paralelo de 
resistências)
AssociaAssociaçção paralelo de transistores ão paralelo de transistores pMOSpMOS::
efn
n
n
n
n
n
nnefn W
L
W
L
W
L
RRR
B
B
A
A
BA 






AssociaAssociaçção são séérie de transistores rie de transistores nMOSnMOS::
efp
p
p
p
p
pppefp
W
L
1
W
L
1
W
L
1
R
1
R
1
R
1
B
B
A
ABA









VE VS
VDD
VE
VDD
VS
VINV
Porta LPorta Lóógica NOU (NOR) gica NOU (NOR) -- Comportamento EstComportamento Estááticotico
RpA
RpB
RnA
RnB
ef
ef
ef
ef
p
n
p
n
TnTpDD
INV
1
VVV
V







efp
p
ox
oxp
p L
W
xef 










efn
n
ox
oxn
n L
W
xef 









VDD
AA
BB
SS
Neste caso:
AssociaAssociaçção paralelo de transistores ão paralelo de transistores nMOSnMOS::
efp
p
p
p
p
p
ppefp W
L
W
L
W
L
RRR
B
B
A
A
BA 








AssociaAssociaçção são séérie de transistores rie de transistores pMOSpMOS::
efn
n
n
n
n
nnnefn
W
L
1
W
L
1
W
L
1
R
1
R
1
R
1
B
B
A
ABA







VE VS
VDD
VE
VDD
VS
VINV
Porta LPorta Lóógica Complexa gica Complexa -- Comportamento EstComportamento Estááticotico
ef
ef
ef
ef
p
n
p
n
TnTpDD
INV
1
VVV
V







RpA
RpB
RnA
RnB
VDD
AABB
SS
AA
BB
CC
CC RnC
RpC
AA
VE VS
BB
CC
SS
VDD VE
VS
VINV
A
A
n
n
An W
L
R 
B
B
n
n
Bn W
L
R 
C
C
n
n
Cn W
L
R 
A
A
p
p
Ap W
L
R 
B
B
p
p
Bp W
L
R 
C
C
p
p
Cp W
L
R 
CB
ACBA
nn
nnnnefn
R
1
R
1
1RR//RRR


 
 
CBA
CBA
ppp
pppefp
RR
1
R
1
1RR//RR



CB
ACBA
nn
nnnnefn
R
1
R
1
1RR//RRR


 
 
CBA
CBA
ppp
pppefp
RR
1
R
1
1RR//RR



ExercExercíício:cio:
Projete uma porta NE de 3 entradas que tenha VINV=2 V.
Dados:
VDD=5 V; VTn=1 V; VTp=-1 V; Ln=Lp; n=3p
Dimensão mínima= 2 m
Determinar: Determinar: LLnAnA, , LLnBnB, , LLnCnC, , WWnAnA, , WWnBnB, , WWnCnC
LLpApA, , LLpBpB, , LLpCpC, , WWpApA, , WWpBpB, , WWpCpC
ExercExercíício:cio:
Projete as dimensões mínimas possíveis dos transistores nMOS e pMOS
do circuito abaixo, para que este tenha MRL=2,0 V.
Dados:
VDD=5 V; VTn=1 V; VTp=-1 V; Ln=Lp; n=2p
Dimensão mínima= 2 m
VDD
AA BB
SS
AA
BB
CC
CC
Exemplo: POLISILÍCIO
L=100m e X=5 m 
Comportamento DinâmicoComportamento Dinâmico
1. Resistências
L
X
W
W
L.RR R
X
 :onde
W.X
LR
FOLHAFOLHA



Material RFOLHA [  ]
Alumínio 0,05
Silicetos 2
N+ 20
P+ 50
Polisilício 30
 600
5
100.30R
POLI
L= 100m
L= 5m
2.Capacitâncias
D
C
P
F
A.
x
CC
CCCC
ox
ox
óxidoP
PCPDPFP



• CAPACITÂNCIA MOS
CPC
CPF
CPD CDC
CFC
onde:
CDC …… CJ Dreno
CFC …… CJ Fonte
• CAPACITÂNCIA DE JUNÇÃO
N NP
N N
Perfil:
Planta:
CJP (periférico)
CJA (área)
a
b
CJ = CJA.( a.b ) + CJP.( 2a + 2b )
ExercExercíício:cio:
Dado o circuito abaixo, calcular as capacitâncias nos pontos indicados.
Dados:
CJA= 1x10-4 [pF/ m2]
CJP= 1x10-3 [pF/ m]
ox= 40x10-14 [F/cm]
xox(porta)=50nm
CBCA
CC
BA
C
10 inversores
FONTE DRENO
L=20m
a=50m
W=40m
Porta
Tempos de Atraso, Subida e Descida de um Tempos de Atraso, Subida e Descida de um 
Inversor CMOSInversor CMOS
VDD
VE VS
CL
VE
VS
t
t
VDD
VDD
90%
10%
tsubidatdescida
50%
tatraso
• tatraso … tempo entre o sinal na entrada atingir 50% e o sinal na saída 
também 50%.
• tsubida …. tempo do sinal na saída subir de 10% a 90% do seu total.
• tdescida ….tempo do sinal na saída descer de 90% a 10% do total.
4
ttt
2
2
t
2
t
t
descidasubida
atraso
descidasubida
atraso




Propagação de um sinal lógico
TEMPO DE DESCIDA:TEMPO DE DESCIDA:
tDESCIDA= t1 + t2
VDD
CL
iC
IDF
VDF 
= 
VS
VDDVDD - VTN
t1t2
iC = iTR
 
V
V.2019.Vln .
)VV.(
Ct
V
)VV(2
V
Vd 
)V(V .
C.2 t
)V(V .
V1,0V.(2.C dV 
)V(V .
C.2 t
:VV V para )VV(
2dt
dVC
DD
TNDD
TNDDN
L
2
VV
V1,0
S
TNDD
2
s
0
TNDDN
L
2
2
TNDDN
DDTNL
V90,0
VV
S2
TNDDN
L
1
TNDDS
2
TNDD
s
L
TNDD
DD
DD
TNDD





 
























DDN
L
DESCIDA
DDTN
DD
TNDD
TNDD
DDTN
TNDDN
L
DESCIDA
V.
C.4t
:então V2,0V :Dados
V
V.2019.Vln.
2
1
VV
V.1,0V(.
)VV.(
C.2t
:Logo














 





TEMPO DE SUBIDA:TEMPO DE SUBIDA: VDD
CL
I
DDP
L
SUBIDA
DDTP
DD
TPDD
TPDD
DDTP
TPDDP
L
SUBIDA
V.
C4. t 
0,2.V |V| :Dado
V
V|.20V.19ln.
2
1
||V|V
V1,0|V|.
|)V|V.(
C.2t
:amentelogAna














 





EXEMPLO:EXEMPLO:
PNNpSUBIDADESCIDA
PN
PNPN
SUBIDA
DESCIDA
PNPN
2. compensa W.2 W:pois tt
: Para 
.2 2. :pois 
2
tt
:) L L e W W( dimensão mesma de res transistoPara






ExercExercíício:cio:
Dado um inversor que alimenta 10 entradas de inversores, cuja dimensão 
dos transistores nMOS e pMOS são iguais a da figura abaixo.Pede-se:
a. Calcular CL
b. Determinar ts , td e ta
Dados:
CJA= 1x10-4 [pF/ m2] ; CJP= 8x10-4 [pF/ m] ; CPorta= 5x10-4 [pF/ m2] ;
N= 400x10-6 [ A/V2] ; P= 200x10-6 [ A/V2] ; VDD = 5V 
CL
10 
portas FONTE DRENO
L=5m
a=10m
W=20m
Porta
a=10m
ExercExercíício:cio:
Projete um circuito inversor que tenha VINV= 2,5V e tempo de atraso 
ta= 4ns.
Dados:
VDD = 5V ;VTN = 1V ; VTP = -1V ; N = 600 [ cm2/V.S] ; 
P = 300 [ cm2/V.S] ; xox = 400Å ; ox= 40x10-14 [F/cm] ; LN = LP ;
Dimensão mínima= 5 m ; CL=1pF
PORTA LPORTA LÓÓGICA NE: COMPORTAMENTO DINÂMICOGICA NE: COMPORTAMENTO DINÂMICO
VDD
A
B
S
CL
CD
)alimentano está entradas
 quantas de depende(
entradas
0 
erconexãointsaídaL
EFn
n
ox
ox
nNEF
EFp
p
ox
ox
pPEF
ds
a
DDNEF
L
D
DDPEF
L
s
CCCC
L
W.
x
.
L
W
.
x
.
 
4
ttt
V.
C.4t ; 
V.
C.4t
























PORTA LPORTA LÓÓGICA NOU E OUTRAS: ( Idem anterior )GICA NOU E OUTRAS: ( Idem anterior )
ExercExercíício:cio:
Projete uma porta NE de duas entradas que tenham MRL = 2,5V e 
tS = 10ns.
Dados:
VDD = 5V ;VTN = 1V ; VTP = -1V ; N = 400 [ cm2/V.S] ; 
P = 200 [ cm2/V.S] ; xox = 40 [nm] ; ox= 40x10-14 [F/cm] ; LN = LP ;
Dimensão mínima= 2 m ; CL=2pF
Projeto de amplificadores Projeto de amplificadores 
utilizando transistores MOSutilizando transistores MOS
Em muitos circuitos utilizados em telecomunicações, um dos 
blocos mais importantes é o de amplificaamplificaççãoão dos sinais 
provenientes da antena. Tais sinais possuem amplitude de 
alguns microvolts, logo precisam ser amplificados para 
posterior utilização pelos demais estágios do circuito. 
Particularmente em circuitos integrados, o transistor é
largamente utilizado não somente em circuitos digitaisdigitais, como 
também analanalóógicosgicos, tais como os amplificadores. Isto deve-se 
à facilidade de incorporarfacilidade de incorporar--se no mesmo circuito elementos se no mesmo circuito elementos 
digitais e analdigitais e analóógicosgicos semelhantes, o que simplifica o processo 
de fabricação.
MotivaMotivaççãoão
Introdução: Amplificador com carga resistiva
VDD=5 V
RD= 1 K
VIN
VOUT
O O sinalsinal aplicadoaplicado àà portaporta do do 
transistor MOS transistor MOS éé compostocomposto
porpor duasduas parcelasparcelas: : umauma
contcontíínuanua (V(VII), ), responsresponsáávelvel
porpor fixarfixar o o pontoponto de de trabalhotrabalho
do transistor, e do transistor, e outraoutra
alternadaalternada vvININ, a , a qualqual se se desejadeseja
amplificaramplificar
'v(5)'
0.0 1.0 2.0 3.0 4.0 5.0
Vout [V]
-0.0m
2.0m
4.0m
6.0m
8.0m
Id
s 
[A
]
0,5 V
1,0 V
1,5 V
2,0 V
2
0,10,2
5,45,2
v
vA
IN
OUT
V 


UtilizandoUtilizando as as equaequaççõesões bbáásicassicas do transistor MOS do transistor MOS podepode--se se provarprovar queque o o ganhoganho de de 
tensãotensão destedeste amplificadoramplificador éé expressoexpresso porpor::
Dm
IN
OUT
V Rgv
vA 
OndeOnde ggmm éé a a transcondutânciatranscondutância do transistor (do transistor (nana regiãoregião de de saturasaturaççãoão):):
 
2
VVI
2
TnGS
nDS

 
GS
DS
m V
Ig



 TnGSm VVg  
AssimAssim, dado o , dado o ganhoganho desejadodesejado parapara o o circuitocircuito, , podepode--se se determinardeterminar as as dimensõesdimensões do do 
transistor MOS transistor MOS parapara obterobter taltal amplificaamplificaççãoão. O . O sinalsinal negativonegativo indicaindica queque o o sinalsinal de de 
sasaíídada encontraencontra--se 180se 180oo for a de for a de fasefase em em relarelaççãoão àà tensãotensão de de entradaentrada
Espelho de CorrenteEspelho de Corrente
1
2
REFO
L
W
L
W
II













A corrente IO é um 
múltiplo de IREF, definido
pelas dimensões dos 
transistores.
VDD
IREF
M2M1
IO
IREF
M2M1
IO
VDD
VOUT
VIN
IREF
M2
M3
M1
Amplificador CMOS com Espelho de CorrenteAmplificador CMOS com Espelho de Corrente
A corrente de dreno do 
transistor M3 é um 
múltiplo de IREF, definido
pelo espelho de corrente
formado pelos transistores
pMOS.
As tensões VIN e VOUT são compostas por componentes contínuas (ponto
de polarização) e alternadas (parcela amplificada).
Com base nas equaCom base nas equaçções bões báásicas dos transistoressicas dos transistores
I 2
V
v
vA EAn
IN
OUT
V


3ox
oxn
n L
W
x







 VEA é a tensão Early do transistor
'v(5)'
0.0 1.0 2.0 3.0 4.0
Vds [V]
-0.0u
20.0u
40.0u
60.0u
80.0u
Id
s 
[A
]
'v(5)'
-10.0 -5.0 0.0 5.0
Vds [V]
-0.0u
20.0u
40.0u
60.0u
80.0u
Id
s 
[A
]
VEA
Curva de Transferência EstCurva de Transferência Estááticatica
'v(4)'
0.0 1.0 2.0 3.0 4.0 5.0
Vin [V]
0.0
1.0
2.0
3.0
4.0
5.0
V
ou
t 
[V
]
'v(5)'
0.0n 50.0n 100.0n 150.0n 200.0n
time [sec]
1.70
1.72
1.74
1.76
1.78
1.80
V
in
 [V
]
'v(4)'
0.0n 50.0n 100.0n 150.0n 200.0n
time [sec]
1.5
2.0
2.5
3.0
3.5
4.0
4.5
V
ou
t [
V
]
25,31
71,179,1
00,450,1AV 


Exemplo 1:Exemplo 1:
Projetar um amplificador CMOS que possua fator de ganho AV=-100, 
sabendo-se que os transistores nMOS e pMOS do circuito possuem 
VEA=-100 V e que a fonte de corrente externa fornece IREF= 100 A
Dados:
nCox = 20 [ A/V2] ; Io=200 A; Dimensão mínima= 2 m
Exemplo 2:Exemplo 2:
O circuito abaixo representa uma associação de dois amplificadores CMOS, utilizando 
a mesma fonte de corrente (IREF). Sabe-se que a tensão Early dos transistores nMOS e 
pMOS é igual a VEA=-100 V. No primeiro estágio do circuito, a corrente é igual a 
I2= 100 A e o ganho AV1=-100. No segundo estágio, o transistor M4 possui L4=L5= 10 
m. Determinar as dimensões dos transistores e o ganho do segundo estágio do circuito. 
Dados: IREF=400 A; Dimensão mínima= 5 m; W1=W2=W4/4=W5/2
VDD
VOUT2VIN1
IREF
M2
M3
M1
M5
M4
VOUT1
VIN2
I2 I4