Sistemas Digitais I - Poli - P3 2016

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Sistemas Digitais I Prova 2 Data 
GABARITO 
PCS3115 2016S1 22/06/2016 
Nome: #USP: Turma: 
 
1. library IEEE; 
2. use IEEE.std_logic_1164.all; 
 
3. entity vnxor3 is 
4. port (A, B, C: in std_logic; 
5. X, nX : out std_logic); 
6. end vnxor3; 
 
7. architecture bhv of vnxor3 is 
8. begin 
9. X <= A xor B xor C; 
10. nX <= not(A xor B xor C); 
11. end bhv; 
Código VHDL 1 (code1) 
 
1. library IEEE; 
2. use IEEE.std_logic_1164.all; 
 
3. entity myentity is 
4. port (I: in std_logic_vector (1 to 7); 
5. S, nS : out std_logic); 
6. end myentity; 
 
7. architecture struct of myentity is 
8. component vnxor3 port (A,B,C: in std_logic; X,nX: out 
std_logic); 
9. end component; 
10. signal Y1,Y2, nY1,nY2: std_logic; 
11. begin 
12. U1: vnxor3 port map (I(1), I(2), I(3), Y1 , nY1); 
13. U2: vnxor3 port map (I(5), I(6), I(7), Y2 , nY2); 
14. U3: vnxor3 port map (Y1 , Y2 , I(4), S, nS); 
15. end struct; 
Código VHDL 2 (code2) 
 
I(1)
I(2)
I(3)
I(4)
I(5)
I(6)
I(7)
saida1 
saida2
 
Figura 1 
 
1. (0,3 ponto) Considere as seguintes afirmações sobre Linguagens de Descrição de 
Hardware (HDLs), e assinale aquelas que são verdadeiras. 
 
[ F ] –HDLs são semelhantes a linguagens de programação de software: são 
programas cujas instruções são executadas sequencialmente por um tipo de 
processador especial chamado de “sintetizador”. 
 
[ V ] – As HDLs foram concebidas não apenas para permitir a documentação do 
hardware, mas também para que o mesmo possa ser testado antes de ser construído, 
por meio de ferramentas de simulação. 
 
[ V ] – HDLs permitem a construção de módulos menores que podem ser interligados, 
facilitando o projetos de circuitos digitais complexos. 
 
 
 
2. (2,2 pontos) Considere os códigos VHDL denominados code1 e code2, bem como 
o circuito combinatório mostrado na Figura 1. Assinale as afirmativas verdadeiras 
com relação a eles: 
 
[ F ] – Tanto em code1 como em code2, as linhas 1 e 2 são necessárias apenas para 
poder usar o comando “xor”. Portanto, essas linhas podem ser omitidas em code2, que 
não usa esse comando. 
 
[ F ] – Para construir um AND de 4 entradas em VHDL, poderia ser utilizada a região 
do “entity” do code1 e alterar-se apenas a região do “architecture”. 
 
[ F ] – Para construir um Multiplexador 7x1 em VHDL, poderia ser utilizada a região 
do “entity” do code2 e alterar-se apenas a região do “architecture”. 
 
[ F ] – O circuito correspondente a code2 é aquele mostrado na Figura 1, com “saida1 
= S” e “saida2 = nS” 
 
[ F ] – O funcionamento de code2 se manteria inalterado caso sua linha 14 fosse 
modificada para “U3: vnxor3 port map (nS, S, I(4), Y2, Y1);”. 
 
[ ANULADA ] – O funcionamento de code2 se manteria inalterado caso sua linha 4 
fosse modificada para “port (I: in std_logic_vector (1 downto 7);”. 
 
[ F ] – O circuito correspondente a code2 pode atuar como um gerador de paridade 
para entradas de 7 bits, com S indicando um número par de bits 1 na entrada 
 
[ F ] – O circuito correspondente a code2 pode atuar como um verificador de paridade 
par para entradas de 7 bits, com S indicando que a paridade está correta. 
 
[ F ] – Se fixarmos I(4) em ‘0’, o circuito correspondente a code2 pode atuar como 
um comparador entre duas entradas de 3 bits, a primeira sendo I(1) a I(3) e a segunda 
sendo I(5) a I(7). Neste caso, a saída “S = 0” indica que essas duas entradas são 
iguais. 
 
 
Sistemas Digitais I Prova 2 Data 
GABARITO 
PCS3115 2016S1 22/06/2016 
 
[ V ] – Se fixarmos B em ‘0’, o circuito correspondente a code1 pode atuar como um 
comparador entre duas entradas de 1 bit, a primeira sendo A e a segunda sendo C. 
Neste caso, a saída “X=0” indica que essas duas entradas são iguais. 
 
[ F ] – Em code2, como os sinais intermediários nY1 e nY2 não são conectados à 
saída, as linhas 12 e 13 poderiam ser reescritas como “U1: vnxor3 port map 
(I(1), I(2), I(3), Y1 , Y1);” e “U2: vnxor3 port map (I(5), I(6), 
I(7), Y2 , Y2);” (ou seja, substituindo-se nY1 por Y1 e nY2 por Y2), que o 
comportamento de code2 se manteria inalterado. 
 
 
Sistemas Digitais I Prova 3 Data 
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PCS3115 2016S1 22/06/2016 
Nome: #USP: Turma: 
 
3. (2,5 ponto) Considere as seguintes afirmações e assinale aquelas que são verdadeiras. 
 
a) [ F ] – O método tabular que se utiliza do algoritmo Quine-McCluskey 
primeiramente define os implicantes primos e depois extrai todos os demais 
implicantes exaustivamente chegando a uma função mínima. 
 
b) [ V ] – O Mapa de Karnaugh contem exatamente as mesmas informações que a 
tabela verdade 
 
c) [ F ] – Não é possível minimizar uma função de 5 variáveis através de Mapas de 
Karnaugh 
 
d) [ V ] – Pode-se utilizar um mapa de Karnaugh para detectar corrida crítica estática 
em um circuito de dois niveis tipo soma de produtos. 
 
e) [ F ] – Métodos computacionais se utilizam sempre de algoritmos exatos para 
minimizar os produtos de funções lógicas com qualquer número de variáveis. 
 
f) [ V ] – Pode-se implementar a comparação entre dois bits quaisquer utilizando-se 
apenas portas XOR ou XNOR. 
 
g) [ F ] – Comparadores se prestam apenas a sequencias de bits e não a valores 
numéricos representados em base 2. 
 
h) [ F ] – Circuitos iterativos de comparação são extremamente rápidos, pois podem 
operar os seus módulos em paralelo. 
 
i) [ F ] – Pode-se expandir livremente comparadores de Magnitude MSI, como o 
74x85, para operação paralela mantendo o tempo de propagação constante. 
 
j) [ V ] – Podem ocorrer múltiplas transições espúrias na saída de um circuito 
combinatorio se houver múltiplos caminhos com diferentes atrasos entre a entrada 
que foi alterada e a saída que se está analisando. 
 
k) [ F ] – Não se pode utilizar um mesmo pino físico para entrada e saida de um 
circuito integrado. 
 
l) [ F ] – Um Buffer Tri-state serve apenas para aumentar a capacidade de corrente 
que uma saída pode fornecer ao circuito seguinte. 
 
m) [ V ] – O uso de Buffers Tri-State permite o uso de apenas uma conexão física para 
a transmissão de sinais provenientes de diversos circuitos. 
 
n) [ F ] – Quando uma porta está com a saída em alta impedância está em nível 
lógico alto. 
 
o) [ F ] – O uso de palavras (conjuntos de bits) em circuitos MSI não permite o uso de 
saídas de alta impedância. 
 
p) [ F ] – O uso de saídas em alta impedância dificulta muito o modelamento da lógica 
em HDL. 
 
q) [ F ] – Componentes Tri-State permitem a utilização de um mesmo meio físico 
compartilhado para a propagação de sinais diferentes ao mesmo tempo. 
 
r) [ V ] – Hi-Z (alta impedância) é uma característica comumente utilizada nos sinais 
de saída de buffers. 
 
s) [ V ] – Pode-se calcular a paridade de uma sequencia de bits por comparações 
sucessivas bit a bit. 
 
t) [ V ] – Em um XOR ou em um XNOR pode-se inverter os dois sinais de entradas 
ou uma das entradas e a saida sem a alteração da função. 
 
u) [ F ] – XOR e XNOR são funções primárias de lógica de chaveamento e podem 
não ser facilmente implementadas em algumas tecnologias. 
 
v) [ F ] – Na figura a seguir, Q= ~A.~B + A.B; 
 
 
 
w) [ V ] – Pode-se utilizar paridade para verificação da preservação dos dados 
arquivados em uma memória. 
 
x) [ V ] – Pastilhas de memória que mantem também a paridade do valor armazenado 
permitem a verificação de erros no momento da leitura. 
 
y) [ V ] – O processo de geração e verificação do Codigo de Hamming utiliza circuitos 
de verificação de paridade. 
 
 
 
 
Sistemas Digitais I Prova 3 DataGABARITO 
PCS3115 2016S1 22/06/2016 
Nome: GABARITO #USP: Turma: 
 
Questão 5 (valor: 2,5 pontos) 
5.a (0,5 ponto) Considere que se dispõe da implementação de uma função f(x2,x1) 
expressa na sua primeira forma canônica, utilizando-se um decodificador saída ativo 
alto e a lógica correspondente (ver figura 1). Implemente esta mesma função 
utilizando um decodificador saída ativo baixo e a lógica necessária. Determine a 
expressão da função em sua segunda forma canônica. 
 
 
Expressão da função: (x2 + x1).(~x2 + x1) 
 
 
5.b (1,0 ponto) Deseja-se implementar a função de quatro variáveis, x4, x3, x2 e 
x1 (Figura 2), definida por meio de sua soma de mintermos. Dispõe-se de um 
multiplexador 8 x 1, com 3 sinais de seleção C (+significativo) e A (-significativo). 
Pede-se: Determinar o valor lógico (expressões de chaveamento) das entradas I0, 
I1, I2 e I3 do multiplexador em função da variável menos significativa x1, 
completando a síntese da função (diagrama lógico). 
 
5.c (1,0 ponto) Deseja-se implementar a função de quatro variáveis, x4, x3, x2 e x1 
(Figura 3), definida por meio de sua soma de mintermos. Dispõe-se de um 
multiplexador 4 x 1, com 2 sinais de seleção B (+significativo) e A (-significativo). 
Pede-se: Preencher os Mapas de Karnaugh das funções que determinarão o valor 
lógico das entradas I0, I1, I2 e I3 do multiplexador; determinar as expressões de 
chaveamento das entradas I0, I1, I2 e I3, completando a síntese da função 
(diagrama lógico).