Sistemas Digitais I - Poli - Prec 2014

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PCS2215/PCS3115 - Sistemas Digitais I 
 
Prova de Recuperação – 11 de Fevereiro de 2015 – Gabarito 
NOME: ________ GABARITO _____________________ NUSP: ____________ TURMA: _____ 
Questão 1 (valor: 2,5 pontos) 
1.a. (0,5 ponto) Converter o número 6553410 para as bases 2, 8 e 16. 
 
6553410 = 6553610 – 210 = 21610 – 210 = 1000016 – 216 = FFFE16 = 11111111111111102 = 1777768 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
1.b. (0,5 ponto) Em qual base vale √ (41) = 5? 
 
Vale na base 6, pois nesta base 5 × 5 = 5 + 5 + 5 + 5 + 5 = 41 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
1.c (0,5 ponto) Calcular: 11011001 ÷	
 101 = 1011 
 
 
 
1.d (0,5 ponto) Qual é a representação de -210 em Complemento de 1 e em Complemento de 2 em 5 bits? 
 
+210 = 00010 (em 5 bits) 
-210 = 11101 (Complemento de 1) 
 +1 
 _____ 
-210 = 11110 (Complemento de 2) 
 
 
 
 
 
 
 
1.e (0,5 ponto) Considere o código de 3 bits (b2b1b0) apresentado na Tabela 1. Construa um código com 
paridade par, onde b3 é o bit de paridade. Preencha a Tabela 1 com o código construído. 
 
Tabela 1 
 
b2b1b0 b3b2b1b0 
000 0000 
001 1001 
010 1010 
011 0011 
100 1100 
101 0101 
110 0110 
111 1111 
 
PCS2215/PCS3115)*)Sistemas)Digitais)I)
Prova)de)Recuperação)–)11)de)fevereiro)de)2015)!
 
NOME: _______________________________________ NUSP: ____________ TURMA: _____ 
 
Questão 2 (valor: 2,5 pontos): 
 
 
a) (1,0 ponto) Considere a entidade mis na descrição VHDL acima. 
i. (0,5 pontos) Encontre a(s) equação(ões) algébricas correspondente(s) ao circuito descrito. 
Minimize-a(s) para conter o menor número de portas lógicas. 
Observação: uma porta lógica pode ser qualquer porta vista em sala, limitada a duas 
entradas e uma saída. 
ii. (0,5 pontos) Reescreva a arquitetura para refletir a(s) equação(ões) minimizada(s). 
 
 
i) o = t1 and t2’ = (i1 or i2) and (i1 and i2)’ = (i1 or i2) and (i1’ or i2’) = i1 xor i2 
ii) 
 
 
 
 
 
 
 
 
 
 
 
 
library ieee; 
use ieee.std_logic_1164.all; 
entity mis is 
port ( 
 i1, i2: in std_logic; 
 o: out std_logic); 
end entity; 
 
architecture estrutural of mis is 
signal t1, t2: std_logic; 
begin 
 t1 <= i1 or i2; 
 t2 <= i1 and i2; 
 o <= t1 and not t2; 
end architecture estrutural; 
library ieee; 
use ieee.std_logic_1164.all; 
entity precq2 is 
 port ( 
 ci: in std_logic_vector(3 downto 0); 
 co: out std_logic_vector(3 downto 0)); 
end entity; 
 
architecture estrutural of precq2 is 
component mis 
 port ( 
 i1, i2: in std_logic; 
 o: out std_logic); 
end component; 
signal t1: std_logic; 
begin 
 co(3 downto 1) <= ci(2 downto 0); 
 m1: mis port map (ci(3), ci(2), t1); 
 co(0) <= t1; 
end architecture estrutural; 
architecture minima of mis is 
begin 
 o <= i1 xor i2; 
end architecture minima; 
GABARITO
b) (1,5 pontos) Considere a entidade precq2 na descrição VHDL da página anterior. O circuito 
implementa um cifrador de César. Ao colocar um caractere na entrada, o circuito responde com o 
próximo caractere de uma sequencia pseudoaleatória, que corresponde ao caractere cifrado a ser 
enviado. 
i. (0,5 pontos) Considere a codificação (mapeamento) de caracteres na tabela abaixo onde o 
caractere ‘α’=000012, ‘β’=000102, etc. Cifre a palavra ‘πφµ’. 
E.g. λ cifrado é ψ. 
ii. (1,0 pontos) Modifique a arquitetura para que o funcionamento seja ao contrário, ou seja, ao 
colocar o código correspondente a um caractere cifrado na entrada, o circuito calcule o 
código correspondente ao caractere decifrado. Dica: uma das construções de VHDL vista 
em sala evita que você precise fazer o mapa de Karnaugh para a função de 4 variáveis. 
 
0000 α 1000 ι 
0001 β 1001 κ 
0010 γ 1010 λ 
0011 δ 1011 µ 
0100 ε 1100 ν 
0101 ψ 1101 φ 
0110 η 1110 ο 
0111 θ 1111 π 
 
A tabela em vermelho (direita) é um mapeamento dos caracteres criptografados. Foi obtida 
exercitando o circuito com as entradas da tabela preta (esquerda). E.g. ao colocar 10102 na 
entrada, obtemos o caractere ψ, ou 01012 na saída. 
i) πφµ = 11112 11012 10112 ! 11102 10102 01112 = ολθ 
ii) Baseando-se na tabela vermelha, constrói-se a função de mapeamento reverso. Para 
evitar encontrar a expressão algébrica (que implica em resolver quatro mapas de 
Karnaugh de quatro variáveis), pode-se utilizar a atribuição condicional. 
 
 
 
 
 
 
 
0000 0000 α 1000 0001 β 
0001 0010 γ 1001 0011 δ 
0010 0100 ε 1010 0101 ψ 
0011 0110 η 1011 0111 θ 
0100 1001 κ 1100 1000 ι 
0101 1011 µ 1101 1010 λ 
0110 1101 φ 1110 1100 ν 
0111 1111 π 1111 1110 ο 
library ieee; 
use ieee.std_logic_1164.all; 
entity reversa is 
 port ( 
 ci: in std_logic_vector(3 downto 0); 
 co: out std_logic_vector(3 downto 0)); 
end entity; 
 
architecture estrutural of reversa is 
begin 
 co <= “0000” when ci=“0000” else 
“0010” when ci=“0001” else 
“0100” when ci=“0010” else 
“0110” when ci=“0011” else 
“1001” when ci=“0100” else 
“1011” when ci=“0101” else 
“1101” when ci=“0110” else 
“1111” when ci=“0111” else 
“0001” when ci=“1000” else 
“0011” when ci=“1001” else 
“0101” when ci=“1010” else 
“0111” when ci=“1011” else 
“1000” when ci=“1100” else 
“1010” when ci=“1101” else 
“1100” when ci=“1110” else 
“1110” when ci=“1111”; 
end architecture estrutural; 
 
PCS 2215 / PCS3115 - Sistemas Digitais I 
 
Prova de Recuperação – 11 de Fevereiro de 2.015 – Gabarito 
NOME: ________ GABARITO __________________ NUSP: ____________ TURMA: _____ 
Questão 3 (valor: 2,5 pontos) - Síntese de circuitos combinatórios 
(i) (1 ponto) Seja a seguinte tabela verdade de um projeto digital: 
A B C D S 
0 0 0 0 0 
0 0 0 1 1 
0 0 1 0 0 
0 0 1 1 1 
0 1 0 0 0 
0 1 0 1 1 
0 1 1 0 0 
0 1 1 1 0 
1 0 0 0 0 
1 0 0 1 1 
1 0 1 0 0 
1 0 1 1 1 
1 1 0 0 0 
1 1 0 1 1 
1 1 1 0 0 
1 1 1 1 0 
O circuito digital obtido após a síntese dessa tabela é representado na alternativa: ___D___ 
(A) 
B
S
D
C
 (D) 
B
SD
C
 
(B) 
B
S
C
 
(E) 
A
SC
D
 
(C) 
B
S
D
C
 
 
 
 
(ii) (0,5 ponto) Seja o seguinte Mapa de Karnaugh da função de chaveamento F para os literais A, B, C e D: 
 AB/ CD 00 01 11 10 
 00 0 1 1 0 
 01 1 0 0 0 
 11 1 0 0 1 
 10 0 1 1 0 
 
A expressão de F obtida a partir do Mapa, sem considerar simplificações, é dada pela alternativa: ___C___ 
(A) F = AB + AD’+ B’CD 
(B) F = A’B’+ AB’C 
(C) F = A’B’D + BD’ + B’CD 
(D) F = A’B’D + B’C’D 
(E) F = B’D + BD’ + AB’ 
 
(iii) (1 ponto) Considere um dispositivo semicondutor SC, ilustrado na figura 1 abaixo, que possui 3 
entradas e uma saída, e a a tabela da verdade apresentada na figura 2. 
 
X2 X1 X0 Z 
0 0 0 1 
0 0 1 1 
0 1 0 1 
0 1 1 0 
1 0 0 1 
1 0 1 0 
1 1 0 0 
1 1 1 0 
Figura 2: Tabela da verdade de SC 
A alternativa incorreta sobre o circuito SC é: ___E___ 
(A) Dois implicantes primários essenciais da função SC são: IPE1 = X1'.X0' e IPE2 = X2'.X1' 
(B) O dispositivo SC forma um conjunto completo (universal) de portas lógicas, pois fazendo X2 = 0, a 
saída Z = X1 NAND X0. 
(C) O dispositivo SC forma um conjunto completo (universal) de portas lógicas, pois fazendo X2 = 1, a 
saída Z = X1 NOR X0. 
(D) O dispositivo SC implementa uma função entre X1 e X0, sendo a função NAND se X2 = 0 e a 
função NOR se X2 = 1. 
(E) A função SC pode ser escrita como: Z = X1'.X0' + X2'.X1' 
 
A função Z é dada por Z= IPE1 + IPE2 + IPE3 = X1'.X0' + X2'.X1' + X2'.X0' 
 
Figura 1: Estrutura de SC 
PCS2215/PCS3115 - Sistemas Digitais I 
 
Prova de Recuperação – 11 de Fevereiro de 2.015 – Gabarito 
NOME: ________ GABARITO _____________________ NUSP: ____________ TURMA: _____ 
Questão 4 (valor: 2,5 pontos)
4.a. (1,0 ponto) Sabe-se que o circuito integrado 74x139 consiste de dois decodificadores 2x4, com enables 
(1G e 2G) independentes. Descrever qual é o erro grave cometido no projeto do circuito fornecido. 
Apresente uma alteração que corrige este erro grave. 
 
 
 
 
Resposta: 
 
Sabe-se que um decodificador é um bloco lógico funcional com n entradas e 2n saídas, onde uma, e apenas 
uma saída, está ativa em um determinado momento (mas pelo menos uma saída estará ativa). Como os dois 
decodificadores 2x4 estão ativos ao mesmo tempo (EN_L interliga 1G e 2G) dois buffers tri-state estarão 
habilitados ao mesmo tempo. Isto significa que duas saídas de buffers tri-state estarão estarão em curto-
circuito, pois há apenas uma linha de bit de paridade. 
 
Uma alteração para corrigir o erro poderia ser a de interligar o sinal EN_L ao sinal 2G por meio de um 
inversor. Isto garantiria que apenas um decodificador 2x4 estará ativo em um determinado momento 
 
4.b. (1,5 pontos) Considere que se dispõe de um circuito comparador de duas palavras binárias (A e B) de 4 
bits que executa o algoritmo de comparação: 
A>B se 
– A3>B3 ( i.e. A3=1 e B3=0) 
– Ou se A3=B3 e A2>B2 
– Ou se A3=B3 e A2=B2 e A1>B1 
– Ou se A3=B3 e A2=B2 e A1=B1 e A0>B0 
Dado o Diagrama de Blocos e a Tabela Funcional na parte esquerda da Figura explique, e justifique 
detalhadamente, o porquê (e como) o circuito do Diagrama Lógico da parte direita da Figura (dentro 
do tracejado) resolve o algoritmo para uma fatia Ai e Bi das palavras binárias. 
 
Resposta: 
 
A decisão sobre a comparação (CiOUT) é obtida na fatia mais significativa, independentemente dos resultados 
parciais nas fatias menos significativas. Caso haja igualdade, então, nesta fatia mais significativa, leva-se em 
consideração a decisão tomada na fatia menos significativa, que é obtida pela leitura da condição de entrada 
(CiIN = Ci-1OUT). Caso esta fatia i ainda não seja a fatia mais significativa, esta fatia “repassará” esta decisão 
parcial para a fatia mais significativa que ela (CiOUT = Ci+1IN). 
Internamente, na fatia i, as duas portas AND (cada uma com uma de suas entradas negada) verificam 
respectivamente, se Ai < Bi ou se Ai > Bi. A porta NOR indica que, se Ai não é maior que Bi e também se Ai 
não é menor que Bi, então Ai = Bi. Neste caso a saída da porta NOR habilita a fatia menos significativa para 
tomar a decisão. Se ocorre a circunstância de que se verifica que Ai < Bi ou que Ai > Bi, então esta decisão é 
repassada para a saída pelas respectivas portas OR.