Lista SII

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Lista de Exercícios de Sistemas Digitais II 
Prof. Eduardo A. C. da Costa 
Data da entrega: 29/06/2020 
1. Um processador possui 6 etapas de processamento (busca, decodificação, despacho, 
execução, acesso aos dados e escrita em registrador). Supondo que cada uma das etapas 
demore 4ns para ser executada, qual o tempo de latência total para 4 instruções serem 
executadas em pipeline. 
2. Considere a execução do código a seguir no caminho de dados em pipeline: 
add $2, $3, $1 
sub $4, $3, $5 
add $5, $3, $7 
add $7, $6, $1 
add $8, $2, $6 
 
Ao final do quinto ciclo da execução, quais registradores estão sendo lidos e qual 
registrador será escrito? 
3. Dadas as instruções abaixo e considerando um pipeline de 5 estágios: 
 lw r1, 0x0(r0) 
 add r2, r1, r1 
 sub r2, r3, r4 
 add r3, r3, 1 
 sw 0x0(r0),r3 
 
Quantos ciclos demora a execução deste programa com o uso da técnica de forwarding? 
E sem o uso dele? 
4. Um processador tem um ciclo de operação igual a 20ns. Ele gasta dois ciclos para 
fazer a busca de uma instrução, um ciclo para decodificar cada instrução, dois ciclos 
para buscar os operandos necessários e três ciclos para executar a instrução e armazenar 
o resultado correspondente em algum registrador. Se a organização desta máquina for 
estritamente sequencial, qual será o período de execução de uma instrução? Se 
utilizarmos latches de 2ns de atraso e considerarmos cada módulo como indivisível, 
qual será o período do pipeline se a máquina for organizada segundo uma estrutura de 
quatro estágios? 
 
5. Considere um sistema de memória constituído por uma cache de 64K palavras de 1 
byte e uma memória principal de 8M palavras de 1 byte. Considere ainda que a cache 
tem blocos de 8 palavras e utiliza mapeamento direto. 
 
a) Indique, justificando, o número de bits que se utiliza para endereçar a cache e a 
memória principal (isto é, a largura do barramento de endereços). 
 
b) Como é constituída a cache? 
 
c) E se se tratasse de uma cache de mapeamento associativo de 2 vias? 
 
6. Considere uma memória cache de 128 Kbytes com mapeamento direto, com 16 bytes 
em cada linha da cache. Se o endereço possui 32 bits, quantos bits são gastos para o 
rótulo e para o índice? 
 
7. A seguir apresentamos uma série de endereços referenciados em uma memória 
contendo palavras de 32 bits: 1, 4, 8, 5, 20, 5, 19, 56, 9, 8 e 4. Considere uma cache 
mapeada diretamente, com 16 blocos com palavras de 32 bits cada. Estando 
inicialmente vazia, identifique cada referência na lista como falha ou acerto no acesso à 
cache e mostre o conteúdo final da cache, após o processamento de todas essas 
referências.