05 - DFT

Prévia do material em texto

1
Revisão dos Modelos de Falha e 
Técnicas de Inserção de Testes
Edelweis
Edelweis Garcez Ritt 2
Teste
• Funcional X Manufatura
– Teste Funcional – defeito estará em todos os 
chips
– Teste de manufatura aparecem em algumas 
unidades
• Analogia: Desenvolvimento de um carimbo
Se eu fizer um carimbo de um elefante sem 
tromba,sempre que eu carimbar ele ficará sem 
tromba
Se eu fizer correto, alguns do final, quando a tinta 
está acabando podem ficar sem tromba
2
Edelweis Garcez Ritt 3
Teste funcional
• Teste durante o desenvolvimento
– Simulação, verificação formal
visa mandar para a manufatura chips sem 
falha (um carimbo perfeito)
• Como o teste de manufatura é complexo, 
adiciona-se estruturas de teste no 
desenvolvimento para facilitar o teste de 
manufatura (DFT será visto mais tarde)
Edelweis Garcez Ritt 4
Teste de Manufatura
• Se eu desse a vocês uma calculadora 
para ser testada, o que fariam?
– Tentar todas as possibilidades?
3
Edelweis Garcez Ritt 5
Tipos de teste
• Teste de produção
– Wafer sort or probe
– Teste final ou de encapsulamento
• Teste de aceitação (Acceptance Test)
• Determina o quanto um produto atende os 
requerimentos do consumidor
• Teste de amostragem (Sample Test)
• Teste realizado em algumas amostras 
Edelweis Garcez Ritt 6
Tipos de Teste
• Teste vai/não vai (Go-no go Test)
• Teste de seleção de chips, o que passa vai para o 
mercado, o que não passa vai ara o lixo (scrap)
• Teste de caracterização (Characterization)
• Teste com o objetivo de definir parâmetros 
elétricos
• Teste de confiabilidade (Reliability Test)
• Testes visando definir o quão confiável o 
componente/processo é. (vai ser visto na aula 24)
4
Edelweis Garcez Ritt 7
Tipos de teste
• Stress Test (Burn in)
• Teste para eliminar os chips com mortalidade 
infantil
• Curva da banheira
Edelweis Garcez Ritt 8
Modelos de Falhas
• Usando o carimbo
– Muita tinta (borra)
– Pouca tinta (faltam pedaços no desenho)
– Desenho muito complicado (mais chance de 
não sair perfeito)
5
Edelweis Garcez Ritt 9
Falhas de manufatura
• Uma conexão aberta
• Um curto circuito
• Mais idéias?
Edelweis Garcez Ritt 10
Falhas Stuck-at – Grudado-em
• Modelo mais usado
• A maior parte das falhas é via aberta ou curto
• Muitos estudos mostraram que a cobertura de 
falhas stuck-at cobre várias outras.
6
Edelweis Garcez Ritt 11
Falhas Stuck-at
• Em geral se usa o modelo simples (uma 
só falha a cada vez – single fault
assumption)
Edelweis Garcez Ritt 12
Falhas de Atraso
Atraso de transição - Similar com o stuck-
at e tenta detectar nodos onde a transição 
de 1->0 ou 0->1 não preenche os 
requisitos.
Atraso de caminho – caracteriza e testa 
caminhos com timing crítico no projeto. 
Detecta se o circuito pode falhar por time 
quando da variação em parâmetros de 
manufatura
7
Edelweis Garcez Ritt 13
Falhas IDDq
Circuito não “puxa” corrente em estado 
inativo, a não ser que seja falho.
Edelweis Garcez Ritt 14
Falhas-ponte
• Dois sinais que não deviam ser 
conectados o são
• Tetramax precisa de licença extra 
(temos?)
• Em princípio não vamos abordar
8
Edelweis Garcez Ritt 15
Controlabilidade
• Um nodo é controlável se posso forçá-lo 
para um valor desejado a partir de suas 
entradas primárias
• Um nodo é observável se o valor que 
queremos observar pode ser controlado.
Edelweis Garcez Ritt 16
Exemplo
9
Edelweis Garcez Ritt 17
Simulação de Falhas
• Determina todas as falhas detectadas por 
um vetor de teste
Pequeno exercício: 
Quantas falhas stuck-at
simples este padrão 
detecta?
Edelweis Garcez Ritt 18
Resposta
• Stuck-at-1 nos pinos of G1 (Porta AND A e B)
• Stuck-at-1 nas entradas de G2 (Porta AND C)
• Stuck-at-0 nas entradas de G3 (Porta AND D)
• Stuck-at-1 nas entradas de G3
• Stuck-at-1 nas entradas de G4
• Stuck-at-0 nas entradas de G4 (Porta AND Z)
– Cobertura de Falhas
10
Edelweis Garcez Ritt 19
Qualidade
• Qualidade esperada:
– 98% cobertura de falhas stuck-at
simples
– 100% cobertura de falhas de 
interconexão
– Taxa de rejeição – 1 in 100,000
Edelweis Garcez Ritt 20
Design for Testability
• Adicionar estruturas para facilitar 
controlabilidade e observabilidade
• Metodologia Full-scan
– Todas as células seqüenciais do design são 
substituídos por células especiais
11
Edelweis Garcez Ritt 21
Estilos de Células
• Flip-flops multiplexados
– Entrada de dados multiplexada
• Flip-flops com clock de teste
– Usa um clock de teste sensível à borda e dedicado para 
oferecer o registrador de shift
• Estilo Scan LSSD (level sensitive scan design)
• Estilo Scan LSSD com clock auxiliar
(Ver o manual da Synopsys “DFT Compiler
Understanding Test User Guide” capítulo 3 para mais 
detalhes)
Edelweis Garcez Ritt 22
Protocolo de Teste
• Conjunto de instruções específicas para 
controlar o teste de scan de um design
– Estimativa do tempo do teste
– Seqüência de inicialização
– Configuração do teste – definição das fases 
de shift e fases paralelas
– A seqüência de aplicação dos padrões
12
Edelweis Garcez Ritt 23
Flip Flop scan
Edelweis Garcez Ritt 24
Exemplo
13
Edelweis Garcez Ritt 25
Cadeia scan
• As estruturas de teste encadeadas 
formam um registrador de shift
• Aplicação de padrões
– Modo paralelo e modo shift
– O testador
• Selecione o modo shift (scan enable)
• Shifta estímulo de entrada
Edelweis Garcez Ritt 26
Requerimentos para DFT
Pinos
14
Edelweis Garcez Ritt 27
Multiplexar pino de saída
Edelweis Garcez Ritt 28
Parâmetros de Timing
Tem alguns parâmetros que são específicos da 
foundry:
período do teste
timing de entrada
timing bidirecional
timing do strobe de saída
requerimentos de clock
È importante conhecer a foundry, o tipo de 
testador que vai ser usado. 
15
Edelweis Garcez Ritt 29
Aplicação de padrões
Modo paralelo e modo shift
Protocolo de Teste
Exemplo:
Edelweis Garcez Ritt 30
Protocolo de Teste
1. Inicialize o testador 
CLK inativo; saídas mascaradas
2. Configura o circuito 
Desabilita pinos assíncronos (CDN=1);
3. Entra dados
Habilita o teste (TEST_SE=1); CDN=1; Coloca 
dados no TEST_SI e ativa o clock (CLK); 
saídas mascaradas
16
Edelweis Garcez Ritt 31
Protocolo de Teste
4. Medida Paralela
Aplica dados paralelos para as entradas sem 
clock; clock para ler as saídas
5. Sai dados
TEST_SE=1; CDN=1; saídas não-scan
mascaradas; ativar o clock e it lendo a 
cadeia
Edelweis Garcez Ritt 32
Escolha do tipo de scan
• Se o projeto é predominantemente sensível à 
borda, use o flip-flop multiplexado, scan com 
clock de teste, LSSD com clock, ou LSSD com 
clock auxiliar.
• Se seu design possui um misto de latIf your
ches e FFs, use scan com clock de teste ou 
LSSD.
• Se seu design é predominantemente sensível a 
nivel, use scan LSSD.
17
Edelweis Garcez Ritt 33
Inserção básica