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UNIVERSIDADE ESTÁCIO DE SÁ – UNESA 
 
 
CURSO DE ENGENHARIA ELÉTRICA 
 
DISCIPLINA: CIRCUITOS DIGITAIS 
CAPÍTULO 5 – FLIP-FLOPS E DISPOSITIVOS CORRELATOS 
 
 
 
 
 
 
Prof.: Ricardo Toscano e Leonardo Domingues 
Edição: 2019.1 
 
2 
 
Sumário 
1 Introdução ............................................................................................................................3 
1.1 O conceito de retenção: O Latch ..................................................................................4 
1.1.1 Latch SR (Básico) ..................................................................................................4 
1.1.1.1 Latch SR com portas NAND ...............................................................................4 
1.1.1.2 Latch com portas NOR ......................................................................................6 
1.2 Flip Flop ........................................................................................................................7 
1.3 Conceito de sincronismo: O Clock. ...............................................................................8 
1.3.1 Flip Flop com entrada de clock .............................................................................8 
1.3.1.1 Flip Flop S-R ......................................................................................................8 
1.3.1.2 Flip Flop J-K com clock ....................................................................................10 
1.3.1.3 Flip Flop D com clock ......................................................................................12 
1.3.1.3.1 Implementação de um Flip Flop tipo D .....................................................13 
1.4 Multivibrador Monoestável ........................................................................................14 
1.4.1 Circuito Monoestável .........................................................................................14 
1.4.1.1.1 CI Monoestável Não Redisparável ............................................................14 
1.4.1.1.2 Circuito Monoestável Redisparável. .........................................................15 
1.4.1.1.3 Multivibrador Mono estável .....................................................................15 
1.5 Circuitos Geradores de Clock ......................................................................................15 
1.5.1 Temporizador 555 ..............................................................................................15 
1.5.1.1 Operação Astável ............................................................................................15 
 
 
 
3 
 
1 Introdução 
Os circuitos lógicos estudados até agora são considerados circuitos combinacionais porque os 
níveis lógicos de saída, em qualquer instante de tempo, dependem apenas dos níveis lógicos 
presentes nas entradas nos mesmos instantes de tempo. Quaisquer condições de entrada 
anteriores não têm efeito sobre as entradas atuais, porque o circuito lógico combinacional não 
possui memória. 
 
Existem também, os circuitos sequenciais, que têm as saídas dependentes das variáveis de 
entrada e/ou de seus estados anteriores que permanecem armazenados, operando, 
geralmente, sob o comando de uma sequência de pulsos denominada clock. 
 
A figura abaixo ilustra um diagrama em blocos de um sistema digital que reúne portas lógicas 
combinacionais com dispositivos de memória. A parte combinacional recebe sinais lógicos tanto 
das entradas externas quanto das saídas de elementos de memória. As saídas externas de um 
sistema digital são funções tanto das entradas externas quanto das informações armazenadas 
nos elementos de memórias. 
 
Figura 1: Diagrama Geral de um sistema Digital 
4 
 
1.1 O conceito de retenção: O Latch 
O flip-flop é conhecido por outros nomes, inclusive latch ou multivibrador biestável. O conceito 
de retenção é a principal ação dos circuitos sequenciais, possibilitando a capacidade de 
armazenar um determinado estado e são os elementos constituintes dos flip-flops. Portanto, o 
latch é um dispositivo de armazenamento temporário que tem dois estados estáveis (0 ou 1). 
 
Figura 2: Símbolo geral para um flip-flop 
Os dois estados possíveis de operação para um FF estão resumidos abaixo: 
𝑄 = 1 → �̅� = 0 → 𝐸𝑠𝑡𝑎𝑑𝑜 𝐴𝑙𝑡𝑜 𝑐ℎ𝑎𝑚𝑎𝑑𝑜 𝑑𝑒 𝑆𝐸𝑇 
𝑄 = 0 → �̅� = 1 → 𝐸𝑠𝑡𝑎𝑑𝑜 𝑏𝑎𝑖𝑥𝑜 𝑐ℎ𝑎𝑚𝑎𝑑𝑜 𝑑𝑒 𝑅𝐸𝑆𝐸𝑇 
 
1.1.1 Latch SR (Básico) 
São memórias de 1 bit, pode ser constituído por duas portas NAND ou duas NOR de duas 
entradas cada. 
1.1.1.1 Latch SR com portas NAND 
As duas portas NAND estão interligadas de modo cruzado, de forma que a saída da NAND 
número 1 é conectada a uma das entradas da NAND número 2 e vice-versa. As saídas das portas, 
denominadas Q e �̅�, respectivamente, são as saídas do latch. Em condições normais, essas 
saídas sempre serão o inverso da outra. Existem duas entradas no latch: a entrada SET e a 
entrada RESET. 
 
Figura 3: Latch com portas NAND 
 
As entradas SET e RESET estão normalmente em repouso no estado ALTO, e uma delas é pulsada 
em nível BAIXO sempre que se deseja alterar as saídas do latch. Vamos começar a análise, 
mostrando que existem dois estados de saída igualmente prováveis quando SET = RESET = 1. 
Uma possibilidade ocorre quando Q = 0 e �̅� = 1. Com Q = 0, as entradas da NAND número 2 são 
0 e 1, o que gera �̅� = 1. O nível 1 de Q faz com que a NAND número 1 tenha um nível 1 em ambas 
as entradas para gerar 0 na saída Q. De fato, o que temos é um nível BAIXO na saída da NAND 
5 
 
número 1, gerando um nível ALTO na saída da NAND número 2, que, por sua vez, mantém a 
saída da NAND número 1 em nível BAIXO. 
A segunda possibilidade é mostrada na figura ao lado, na qual Q = 1 e �̅� = 0. O nível ALTO na 
saída da NAND número 1 gera um nível BAIXO na saída da NAND número 2, que, por sua vez, 
mantém a saída da NAND número 1 em nível ALTO. 
O último caso a ser considerado é o caso em que as entradas SET e RESET são pulsadas em nível 
BAIXO simultaneamente. Esse procedimento gera nível ALTO em ambas as saídas das portas 
NAND, de forma que Q = �̅� = 1. Obviamente, essa é uma condição indesejada, visto que as duas 
saídas são supostamente complementares entre si. Além disso, quando as entradas SET e RESET 
retornam para o nível ALTO, o estado resultante da saída dependerá de qual entrada retornou 
primeiro para o nível ALTO. 
 
 
Figura 4: Latch com portas NAND e tabela-verdade 
Conclusão: Pode-se resumir a situação acima dizendo que um pulso de nível BAIXO na entrada 
RESET sempre levará o latch para o estado Q = 0. Essa é a operação de limpar ou resetar o 
latch. 
Resumo do latch com portas NAND: 
1 – SET = RESET = 1. Essa condição é o estado normal de repouso e não tem nenhum efeito sobre 
o estado da saída. As saídas Q e �̅� permanecem nos mesmos estados que estavam antes dessa 
condição de entrada. 
2 – SET = 0, RESET = 1. Essa condição sempre faz a saída ir para o estado em que Q = 1, em que 
permanecerá o mesmo que a entrada SET retorne para o nível ALTO. Essa operação é setar o 
latch. 
3 – SET = 1, RESET = 0. Essa condição sempre gera um estado de saída em que Q = 0, no qual 
permanece mesmo após a entrada RESET retornar para o nível ALTO. Essa é a operação de limpar 
ou resetar o latch. 
4 – SET = RESET = 0. Essa condição tenta, ao mesmo tempo, setar e resetar o latch e produz Q = 
�̅� = 1. Se as entradas retornarem ao 1 simultaneamente, o estado resultado é imprevisível. Essa 
condição não deve ser usada. 
 
Graficamente 
6 
 
 
Figura 5 : Representação Gráfica do FF 
Exemplo 1: 
As formas de onda na Figura 6 sãoaplicadas nas entradas do latch mostrado na Figura 4. 
Considerando que inicialmente Q = 0, determine a forma de onda na saída Q. 
 
Figura 6: Forma de onda na entrada do FF do Exemplo 1 
Solução 
1) Inicialmente, SET = RESET = 1, de modo que a saída Q permanecerá no estado 0. O 
pulso em nível BAIXO que ocorre na entrada RESET, no instante t1, não tem efeito, 
visto que a saída Q já está no estado 0. 
2) A única maneira de levar a saída Q para o estado 1 é aplicando um pulso em nível 
BAIXO na entrada SET. Isso ocorre no instante t2, quando a entrada SET vai para o 
nível BAIXO. Quando o sinal na entrada SET retorna para nível ALTO em t3, a saída Q 
permanece em seu novo estado ALTO. 
3) No instante t4, quando a entrada SET vai para o nível BAIXO novamente, não há efeito 
sobre a saída Q, porque ela já está setada no estado 1. 
4) A única maneira de trazer a saída Q de volta para o estado 0 é aplicando um pulso em 
nível BAIXO na entrada RESET. Isso ocorre no instante t5. Quando a entrada RESET 
retorna para o estado 1 em t6, a saída Q permanece no estado BAIXO. 
 
1.1.1.2 Latch com portas NOR 
Duas portas NOR interligadas de modo cruzado podem ser usadas como um latch com portas 
NOR. A configuração mostrada abaixo é similar à configuração do latch NAND, exceto pelo fato 
de as saídas Q e Q estarem em posições trocadas. 
7 
 
A análise do funcionamento do latch NOR pode ser feita exatamente da mesma maneira que a 
do latch NAND. Os resultados são mostrados na tabela-verdade a seguir: 
1. SET = RESET = 0. É o estado de repouso de um latch NOR e não tem efeito sobre o estado da 
saída. As saídas Q e Q permanecem nos mesmos estados que estavam antes dessa condição de 
entrada. 
2. SET = 1, RESET = 0. Sempre faz a saída ir para o estado em que Q = 1, no qual permanecerá 
mesmo que a entrada SET retorne para 0. 
3. SET = 0, RESET = 1. Sempre gera um estado de saída em que Q = 0, no qual permanece mesmo 
após a entrada RESET retornar para 0. 
4. SET = 1, RESET = 1. Tenta, ao mesmo tempo, setar e resetar o latch, e gera Q = Q = 0. Caso as 
entradas retornem simultaneamente para 0, o estado resultante na saída será imprevisível. Essa 
condição não deve ser usada. 
O latch NOR funciona exatamente como o NAND, exceto pelo fato de as entradas SET e RESET 
serem ativas em nível ALTO, em vez de em nível BAIXO, e o estado de repouso ser SET = RESET 
= 0. A saída Q será setada em nível ALTO, por meio de um pulso em nível ALTO na entrada SET; 
ela será resetada em nível BAIXO, por meio de um pulso em nível ALTO na entrada RESET. O 
símbolo simplificado para latch com portas NOR, mostrado, não apresenta os pequenos círculos 
nas entradas S e R; isso indica que as entradas são ativas em nível ALTO. 
 
Figura 7: Latch com portas NOR 
 
1.2 Flip Flop 
O elemento de memória mais importante é o flip-flop, que é implementado a partir de portas 
lógicas. Embora uma porta lógica, por si só, não tenha capacidade de armazenamento, algumas 
delas podem ser conectadas entre si de tal forma que permita o armazenamento de informação. 
Algumas formas diferentes de arranjo de portas são usadas para produzir flip-flops (FFs). 
De forma geral, podemos representar o flip-flop como um bloco onde temos 2 saídas: Q e �̅�, 
entradas para as variáveis e uma entrada de controle (clock). A saída Q será a principal do bloco. 
A figura abaixo ilustra um flip-flop genérico. 
 
Figura 8 : Esquema do FF 
Este dispositivo possui basicamente dois estados de saída. Para o flip-flop assumir um destes 
estados é necessário que haja uma combinação das variáveis e do pulso de controle (clock). Após 
este pulso, o flip-flop permanecerá neste estado até a chegada de um novo pulso de clock e, 
então, de acordo com as variáveis de entrada, mudará ou não de estado. 
8 
 
 
1.3 Conceito de sincronismo: O Clock. 
Os sistemas digitais podem operar tanto no modo assíncrono quanto no síncrono. Nos sistemas 
assíncronos, as saídas dos circuitos lógicos podem mudar de estado a qualquer momento em 
que uma ou mais entradas mudarem de estado. Tanto o projeto quanto a análise de defeitos 
são mais difíceis em um sistema assíncrono. 
Em sistemas síncronos, os momentos exatos em que uma saída qualquer pode mudar de estado, 
são determinados por um sinal normalmente denominado de clock. Esse sinal de clock é 
geralmente um trem de pulsos retangulares ou uma onda quadrada, como ilustrado na figura 
abaixo. 
 
Figura 9: Sinais de Clock 
O sinal de clock é distribuído para todas as partes do sistema, sendo que a maioria das saídas 
(se não todas) muda de estado apenas quando ocorre uma transição no sinal de clock. 
Os sistemas digitais, em sua maioria, são síncronos, visto que o projeto e a análise de defeitos 
são mais fáceis nesse tipo de sistema. 
 
Figura 10: Esquemas de acionamento do FF com CLK na subida ou descida 
1.3.1 Flip Flop com entrada de clock 
1.3.1.1 Flip Flop S-R 
A figura ilustra o circuito. 
9 
 
 
Figura 11: Esquema de FF com entrada de clock 
No circuito acima, quando a entrada de clock for igual a 0, o flip-flop irá permanecer no seu 
estado, mesmo que variem as entradas S e R. Isso pode ser confirmado pela análise do circuito, 
onde concluímos que para clock = 0, as saídas das portas NAND de entrada serão sempre iguais 
a 1, independente dos valores assumidos por S e R. 
 
SOMENTE Quando a entrada clock assumir valor 1, o circuito irá se comportar como um flip-
flop RS básico, pois as portas NAND de entrada funcionarão como os inversores do circuito. 
 
 
Figura 12: Versão simplificada do circuito interno de um flip-flop S-R disparado por borda. 
 
 
10 
 
 
Figura 13: Exemplo de clock aplicado no FF com CLK disparo na subida e o estado de saída 
A figura 13 mostra um exemplo de pulso aplicado a um Flip flop com clock que funciona da 
seguinte forma: 
1. Inicialmente, todas as entradas estão em nível 0; vamos supor que a saída Q esteja em nível 
0, ou seja, Q0 = 0. 
2. Quando ocorre a borda de subida do primeiro pulso de clock (ponto a), as entradas S e R estão 
em nível 0, de modo que a saída do FF não é afetada, permanecendo no estado Q = 0 (ou seja, 
Q = Q0). 
3. Quando ocorre a borda de subida do segundo pulso de clock (ponto c), a entrada S está em 
nível alto e a entrada R ainda está em nível baixo. Assim, o FF é setado para o estado 1 no 
instante da borda de subida do pulso de clock. 
4. Quando ocorre a borda de subida no terceiro pulso de clock (ponto e), S é igual a 0 e R é igual 
a 1, fazendo com que o FF seja resetado para o estado 0. 
5. No quarto pulso de clock, o FF é setado novamente, levando a saída Q para o estado 1 (ponto 
g), porque S = 1 e R = 0 no instante em que ocorre a borda de subida do clock. 
6. No instante da borda de subida do quinto pulso de clock, as entradas são as mesmas (S = 1 e 
R = 0). Entretanto, como a saída Q já está em nível alto, ela permanece nesse estado. 
7. A condição em que S = R = 1 não deve ser usada, porque resulta em condição ambígua. 
 
1.3.1.2 Flip Flop J-K com clock 
A Figura mostra um flip-flop J-K com clock disparado por borda de subida do sinal de clock. As 
entradas J e K controlam o estado lógico do FF da mesma maneira que fazem as entradas S e R 
para um flip-flop S-R com clock, exceto por uma diferença: 
 
A CONDIÇÃO EM QUE J = K = 1 NÃO RESULTA EM UMA SAÍDA AMBÍGUA. 
 
11 
 
Para essa condição, o FF sempre muda para o estado lógico oposto no instante da borda de 
subida do sinal de clock. Esse modo é denominado modo de comutação (toggle mode). Nesse 
modo, se ambas as entradas J e K forem nível ALTO, o FF mudará de estado lógico (comutará) 
para cada borda de subida do sinal de clock. 
A tabela-verdade resume como o flip-flop J-K responde às bordas de subida para cada 
combinação de níveislógicos nas entradas J e K. Observe que a tabela-verdade é a mesma do 
flip-flop S-R com clock 
exceto para a condição J = K = 1. Essa condição resulta em Q = Q0, o que significa que o novo 
valor da saída Q será o inverso do que ela tinha antes da borda de subida do clock; essa é a 
operação de comutação. 
 
Figura14: Flip Flop J-K e Tabela Verdade 
 
Figura 15: Circuito interno de um flip-flop J-K disparado por borda. 
 
Uma versão simplificada do circuito interno de um flip-flop J-K disparado por borda é mostrada 
na Figura 15. Esse circuito contém as mesmas três seções do flip-flop S-R disparado por borda 
(Figura 12). Na verdade, a única diferença entre os dois circuitos é que as saídas Q e �̅� são 
realimentadas para o circuito direcionador de pulsos formados pelas portas NAND. Essa 
conexão de realimentação é que confere ao flip-flop J-K a operação de comutação para a 
condição em que J = K = 1. Ou seja, se J=K=1 e se Q=0 e �̅�=1, no clock Q passará a 1 e �̅�=0. Se 
considerarmos o inverso, Q=1 , no clock irá para Q=0 e �̅�=1 
 
A operação desse FF é ilustrada pelas formas de onda mostradas na Figura 16. Consideramos 
que, novamente, 
os parâmetros de tempo de setup e tempo de hold tenham sido levados em conta. 
1. Inicialmente, todas as entradas estão em nível 0; vamos supor que a saída Q esteja em 1, ou 
seja, Q0 = 1. 
2. Quando ocorre a borda de subida do primeiro pulso de clock (ponto a), temos a condição de 
entrada em que J = 0 e K = 1. Assim, o FF será resetado (Q = 0). 
3. Na borda de subida do segundo pulso de clock, temos J = K = 1 (ponto c). Isso faz com que o 
FF comute para o estado oposto, Q = 1. 
4. No ponto e na forma de onda do clock, as entradas J e K estão ambas em nível 0, de modo 
que o FF não muda de estado nessa transição do clock. 
12 
 
5. No ponto g, J = 1 e K = 0. Essa é a condição que leva a saída Q para o estado 1. Entretanto, ela 
já está nesse estado, de modo que permanecerá nele. 
6. No ponto i, J = K = 1 e, portanto, o FF comuta para o estado lógico oposto. O mesmo ocorre 
no ponto k. 
 
 
Figura 16: Formas de Onda (Flip Flop JK) 
 
Observe, nessas formas de onda, que o FF não é afetado pelas bordas negativas dos pulsos de 
clock. Observe, também, que as entradas J e K não têm efeito, exceto nos instantes em que 
ocorrem as bordas positivas do sinal de clock. As entradas J e K sozinhas não são capazes de 
fazer o FF mudar de estado lógico. 
 
1.3.1.3 Flip Flop D com clock 
A Figura 17 mostra o símbolo e a tabela-verdade para um flip-flop D com clock disparado na 
borda de subida do clock. Ao contrário dos flip-flops S-R e J-K, o flip-flop D tem apenas uma 
entrada de controle síncrona, entrada D, que representa a palavra data (dado). A operação do 
flip-flop D é muito simples: a saída Q irá para o mesmo estado lógico presente na entrada D 
quando ocorrer uma borda de subida em CLK. Em outras palavras, o nível lógico presente na 
entrada D será armazenado no flip-flop no instante em que ocorrer a borda de subida do clock. 
As formas de onda mostradas na Figura 17 ilustram essa operação. 
 
13 
 
 
 
Figura 17: Flip-flop D disparado apenas nas bordas de subida do clock e formas de onda 
Um flip-flop D disparado por borda de descida opera da mesma maneira descrita anteriormente, 
a diferença é que a saída Q assume o valor da entrada D, quando ocorre uma borda de descida 
em CLK. O símbolo para o flip-flop D disparado por bordas negativas tem um pequeno círculo na 
entrada CLK. 
1.3.1.3.1 Implementação de um Flip Flop tipo D 
Um flip-flop D disparado por borda é facilmente implementado acrescentando-se um único 
INVERSOR a um flip- -flop J-K disparado por borda, conforme mostrado na Figura 18. Se você 
fizer um teste com os dois valores possíveis na entrada D, verá que a saída Q assume o nível 
lógico presente na entrada D quando ocorre uma borda de subida em CLK. O mesmo 
procedimento pode ser usado para converter um flip-flop S-R em um D. 
 
14 
 
Figura 18: Implementação de um flip-flop D disparado por borda a partir de um flip-flop J-K. 
 
1.4 Multivibrador Monoestável 
1.4.1 Circuito Monoestável 
Um circuito digital que está de algum modo relacionado com o FF é o monoestável. Como o FF, 
o monoestável tem duas entradas, Q e Q̅, que são o inverso uma da outra. Ao contrário do FF, o 
monoestável tem apenas um estado de saída estável (normalmente, Q = 0, �̅�, = 1), no qual 
permanece até que seja disparado por um sinal de entrada. Uma vez disparado, a saída do 
monoestável comuta para o estado oposto (Q = 1, �̅� = 0). Permanece nesse estado quase estável 
por um período fixo de tempo, tP, que, em geral, é determinado por uma constante de tempo 
RC, calculada em função dos valores dos componentes conectados externamente ao 
monoestável. Depois de decorrido o tempo tP, a saída do monoestável retorna a seu estado de 
repouso, até que seja disparado novamente. 
 
Na prática, tP pode variar de vários nanossegundos a várias dezenas de segundos. O valor exato 
de tP depende dos valores dos componentes externos, RT e CT. 
Dois tipos de monoestáveis estão disponíveis na forma de CI, monoestável não redisparável e 
monoestável redisparável. 
 
1.4.1.1.1 CI Monoestável Não Redisparável 
 
Figura 19: Símbolo lógico e formas de onda típicas de um monoestável, cujo modo de operação 
é não redisparável 
As formas de onda mostradas na Figura 20 ilustram a operação de um monoestável não 
redisparável que é disparado nas bordas de subida aplicadas em sua entrada de disparo (T, 
trigger). Os pontos importantes a serem observados são: 
 
Figura 20: Formas de onda do multivibrador monoestável. 
15 
 
1. As bordas positivas em a, b, c e e disparam o monoestável levando-o para seu estado quase 
estável durante um tempo tP, após o qual retorna automaticamente para o estado estável. 
2. As bordas positivas nos pontos d e f não têm efeito sobre o monoestável, porque ele já foi 
disparado no estado quase estável. O monoestável tem de retornar para o estado estável antes 
de ser disparado. 
3. A duração do pulso de saída do monoestável é sempre a mesma, independentemente da 
duração dos pulsos de entrada. Conforme foi dito antes, tP depende apenas de RT, CT e do circuito 
interno do monoestável. Um monoestável típico pode ter um tempo tP, dado por: 
 𝑡𝑃 = 0,693. 𝑅𝑡. 𝐶𝑡. 
 
1.4.1.1.2 Circuito Monoestável Redisparável. 
O monoestável redisparável opera de modo semelhante ao não redisparável, exceto por uma 
importante diferença: ele pode ser redisparado enquanto estiver em seu estado quase estável, 
recomeçando a temporização de um novo intervalo de tempo tP. 
 
1.4.1.1.3 Multivibrador Mono estável 
O multivibrador monoestável recebe esse nome porque tem apenas um estado estável. Os 
monoestáveis têm aplicações limitadas na maioria dos sistemas sequenciais síncronos; 
projetistas experientes, em geral, evitam usá-los porque são suscetíveis a falsos disparos devido 
a ruídos espúrios. Costumam ser usados em aplicações simples de temporização com um 
intervalo de tempo tP predefinido. 
 
1.5 Circuitos Geradores de Clock 
 
1.5.1 Temporizador 555 
1.5.1.1 Operação Astável 
O CI temporizador 555 é um dispositivo compatível com TTL que pode operar em diferentes 
modos. A Figura 21 mostra como componentes externos podem ser conectados ao CI 555 de 
modo que ele opere como oscilador astável ( Um multivibrador astável é um circuito eletrônico 
que tem dois estados, mas nenhum dos dois é estável. O circuito portanto se comporta como 
um oscilador) . Sua saída tem uma forma de onda retangular repetitiva que comuta entre dois 
níveis lógicos, sendo o intervalo de tempo de cada nível determinado pelos valores de R e C. 
 
16 
 
 
Figura21 : CI temporizador 555 usado como um multivibrador astável. 
 
O núcleo do temporizador 555 é compostopor dois comparadores de tensão e um latch S-R, 
como mostra a Figura 21. Os comparadores de tensão são dispositivos que produzirão um nível 
ALTO sempre que a tensão na entrada “+” for maior que a tensão na entrada “- “. O capacitor 
externo (C ) carrega até que sua tensão ultrapasse ⅔ × VCC, como determinado pelo comparador 
de tensão superior que monitora VT+. Quando a saída desse comparador passa para o nível ALTO, 
ele reseta o latch S-R, fazendo com que o pino de saída (3) vá para o nível BAIXO. Ao mesmo 
tempo, Q vai para o nível ALTO, fechando a chave de descarga e fazendo com que o capacitor 
comece a descarregar por RB. Ele continuará a descarregar até que a tensão do capacitor caia 
abaixo de ⅓ × VCC, como determinado pelo comparador de tensão inferior que monitora VT–. 
Quando a saída desse comparador for de nível ALTO, ele seta o latch S-R, e assim o pino de saída 
vai para o nível ALTO, abrindo a chave de descarga e permitindo que o capacitor comece a 
carregar de novo, repetindo o ciclo. 
 
Nesta figura verificamos termos importantes: 
1) tL: (time low) tempo de sinal em nível baixo 
2) tH: (time high): Tempo de sinal em nível alto 
3) Ciclo de trabalho (duty cycle): É a razão entre a amplitude do pulso (ou tH) e o período 
(T ) e é expressa como uma porcentagem 
𝐶𝑖𝑐𝑙𝑜 𝑑𝑒 𝑇𝑟𝑎𝑏𝑎𝑙ℎ𝑜 =
𝑡𝐻
𝑇
. 100% 
As equações são: 
1) Período (expresso em segundos): 
𝑇 = 𝑡𝐻+𝑡𝐿 
2) tL 
𝑡𝐿 = 0,693𝑅𝑏. 𝐶 
Sendo: 0,693 constante e dependente do material; 
17 
 
 C= capacitância em Farads (F) 
3) TH 
 
𝑡𝐻 = 0,693(𝑅𝑎 + 𝑅𝑏). 𝐶 
 
Obs.: 
1) Como as fórmulas indicam no diagrama, os intervalos tL e tH não podem ser iguais, a 
não ser que RA seja zero. Isso não pode acontecer, pois geraria uma corrente excessiva 
pelo dispositivo e significa que é impossível produzir uma onda quadrada na saída com 
um ciclo de trabalho de exatamente 50 por cento. Entretanto, é possível conseguir um 
ciclo de trabalho bem próximo de 50 por cento fazendo RB >> RA (desde que RA seja 
maior que 1 kΩ), de modo que tL ≈ tH. 
 
2) Uma modificação simples pode ser feita nesse circuito para permitir um ciclo de 
trabalho de menos de 50 por cento. A estratégia é permitir que o capacitor seja 
carregado apenas por RA e se descarregue apenas por RB. Isso pode ser feito 
conectando-se um diodo (D2) em série com RB e outro diodo (D1) em paralelo com RB 
e D2, como mostrado no detalhe da Figura 21. As equações para tH e tL para esse 
circuito são 
𝑡𝐿 = 0,94𝑅𝑏. 𝐶 
𝑡𝐻 = 0,94𝑅𝑎. 𝐶 
 
 
Exemplo: 
1) Calcule a frequência e o ciclo de trabalho da forma de onda de saída do multivibrador 
astável com 555 para C = 0,001μF, RA = 2,2 kΩ e RB = 100 kΩ. 
Solução: 
𝑡𝐿 = 0,693(100 𝑘𝛺)(0,001 𝜇𝐹) = 69,3 𝜇𝑠 
𝑡𝐻 = 0,693(102,2 𝑘𝛺)(0,001 𝜇𝐹) = 70,7 𝜇𝑠 
𝑇 = 69,3 + 70,7 = 140 𝜇𝑠 
𝑓 = 1/140 𝜇𝑠 = 7,29 𝑘𝐻𝑧 
𝑐𝑖𝑐𝑙𝑜 𝑑𝑒 𝑡𝑟𝑎𝑏𝑎𝑙ℎ𝑜 = 70,7/140 = 50,5% 
 
 
2) Usando os diodos com o resistor RB, como mostrado no detalhe da Figura, calcule os 
valores de RA e RB necessários para obter uma forma de onda de ciclo de trabalho de 
1 kHz, 25 por cento com um 555. Suponha que C seja um capacitor de 0,1 μF. 
Solução 
T =
1
f
 =
1
1000
 = 0,001 s = 1 ms 
tH = 0,25 × T = 0,25 × 1 ms = 250 μs 
RA =
tH
0,94 × C 
 =
250μs
0,94 × 0,1 μF
= = 2,66 kΩ ≈ 2,7 kΩ (5% de tolerância) 
RB =
 tL
0,94 × C
=
750μs
0,94 × 0,1 μF 
= 7,98 kΩ , 8,2 kΩ (5% de tolerância) 
 
3) Calcule o valor dos resistores Ra e Rb em um circuito gerador de clock com CI 555. 
Considere que o duty cicle é 73,56% e o capacitor é 270nF e a frequência é de 80KHz. 
 
Solução: 
𝑓 =
1
𝑇
→ 80𝑘𝐻𝑧 =
1
𝑇
→ 𝑇 = 12,5µ𝑠 = 12,5.10−6𝑠 
18 
 
𝐶𝑖𝑐𝑙𝑜 𝑑𝑒 𝑡𝑟𝑎𝑏𝑎𝑙ℎ𝑜 =
𝑡𝐻
𝑇
 𝑥 100% → 0,7356.12,5.10−6 = 𝑡𝐻 → 9,195.10−6𝑠 
𝑇 = 𝑡𝐿 + 𝑡𝐻 → 𝑡𝐿 = 12,5.10−6 − 9,195.10−6 → 𝑡𝐿 = 3,305.10−6𝑠 
𝑡𝑙 = 0,693. 𝑅𝑏. 𝐶 → 3,305.10−6 = 0,693. 𝑅𝑏. 270.10−9 → 𝑅𝑏 = 17,65𝛺 
𝑡𝐻 = 0,693. (𝑅𝑎 + 𝑅𝑏). 𝐶 → 9,195.10−6 = 0,693. (𝑅𝑎 + 𝑅𝑏)270.10−9 → 𝑅𝑎 = 31,46𝛺 
4) Para o pulso mostrado na figura abaixo. Qual o ciclo de trabalho ? 
 
 
Solução 
𝐶𝑖𝑐𝑙𝑜 𝑑𝑒 𝑡𝑟𝑎𝑏𝑎𝑙ℎ𝑜 =
𝑡𝐻
𝑇
 𝑥 100% 
𝐶𝑖𝑐𝑙𝑜 𝑑𝑒 𝑡𝑟𝑎𝑏𝑎𝑙ℎ𝑜 =
40µ𝑠
50µ𝑠
 𝑥 100% = 80%