(4,0) Questão 1. O Código 1 apresenta uma implementação VHDL da FSM “sequence” utilizada para detectar duas sequências de bits gerando as saídas y ...

(a) A saída y da FSM é Mealy, pois depende tanto do estado atual quanto da entrada. A saída z é Moore, pois depende apenas do estado atual. (b) O diagrama de bolhas da FSM é: ``` +-----+ | | x=1-->|start|<--y=0, z=0 | | +--+--+ | |x=0 | +--v--+ | | x=1-->|s1 |<--y=1, z=0 | | +--+--+ | |x=0 | +--v--+ | | x=1-->|s2 |<--y=1, z=1 | | +-----+ ``` (c) As sequências binárias detectadas pela FSM são "10110" e "1101". (d) A sequência de entradas é "101110110011101". Os estados e as saídas da FSM para essa sequência são: ``` t [ciclos de clk] 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Entrada x 1 0 1 1 1 0 1 1 0 1 0 0 1 1 0 1 Estado start s1 s1 s1 s1 s2 s2 s2 s1 s1 s1 s1 s2 s2 s2 s2 Saída y 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 Saída z 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 ```