GABARITO TOP AV ARQ Prova AV1 2017 2mario

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TÓPICOS AVANÇADOS EM ARQUITETURA – AV1 – 2017.2
GABARITO
1 pt 1. O processador AMD Athlon 64 X2 3800+ núcleo “Windsor” é usado sobre o soquete AM2, que possui 940 pinos. Do processador, são conectados barramentos que levam ao sistema de Memória Principal e ao chipset de controle do Sistema de E/S.
O barramento conectado ao sub-sistema de E/S é denominado HyperTransport 2.0. Para esse modelo de processador, o barramento opera à velocidade de 1 GHz, e largura de dados de 16 bits em cada direção.
Sabendo que o HyperTransport transfere duas vezes a quantidade de dados a cada ciclo de clock, qual é a Taxa de Transferência em bytes em cada direção?
	125 MBps
	4.000 MBps
	500 Mbps
	2.000 Mbps
	250 Mbps
Resp: Taxa T = V x L bps (bits por seg). A V = 1 GHz ou 1 Gbps/fio e a L = 16 bits. 
T = 1 G x 16 x 2 (porque transfere 2 bits por pulso de relógio (“clock”) = 32 000 bps
Como 1 B (byte) = 8 b (bits), então, 32 000 bps = 4 000 Bps
OPÇÃO B
1 pt 2. Um determinado sistema de computação é inicialmente implementado com uma memória principal (RAM) com 2GB e um processador de núcleo simples, operando na velocidade de 2,8GHz. O sistema possui uma arquitetura clássica, conhecida como “Arquitetura von Newmann”, com unidade de cálculo (ULA), registradores de dados; estes servem para armazenar dados de entrada (registrador- ULA) e dados de saída de um processamento (ULA  registrador).
Considere a operação normal desta máquina, supondo que carregar o conteúdo dos registradores de entrada na ULA leve 6 ns, executar a operação na ULA demore 8 ns e armazenar o resultado de volta no registrador de saída demore mais 6 ns. Qual é a taxa de operação máxima, em MIPS (milhões de operações por segundo), que essa máquina é capaz de alcançar, sabendo-se que executa uma instrução de cada vez?
	250.
	200.
	150.
	100.
	50.
Resp:Cada operação gasta: 6 ns + 8 ns + 6 ns = 20 ns ou 20 x 10-9 seg. 
Quantas operações em UM segundo? 
O total de operações é obtido da regra de três e calculado pela divisão de 1 por 20 ns ou 20 x 10-9 ou 1 / 2 x 10-8 ou 0,5 x 108 ou 50 x 106. Como 106 = 1 milhão, teremos 50 milhões instruções por segundo ou 50 MIPS
OPÇÃO E
1 pt 3.Um conjunto de instruções de máquina de um sistema de computação é definido em projeto do fabricante do processador, de modo a possuir instruções aritméticas, instruções de movimentação de dados, instruções de entrada e saída, instruções de desvio de controle e outras mais, especificadas pelo projetista segundo as estratégias concebidas para aquele processador. Além disso, cada instrução possui um formato, também definido no projeto, sempre constituido de, pelo menos, duas partes. Qual é a parte da instrução cuja largura em bits determina o limite máximo de instruções de máquina de um processador? Como cada instrução a ser executada fica armazenada no registrador de instrução - RI (em grande parte dos processadores), a qual dispositivo do processador é conectada a saída do RI?
( ) A – Campo de operando – contador de instrução – C I
( ) B – Campo de controle – multiplexador de instrução
( ) C – Código dos Operandos - unidade de controle 
( ) D – Código de operação – decodificador de instrução
( ) E - Campo de controle – contador de instrução – C I
Resp:
O código da operação é a parte do formato da instrução de máquina que indica qual é a operação e seu algoritmo de execução. Assim, se o C.Op tiver 4 bits de largura, p.ex., haverá 16 C.Op (24 = 16) e haverá, então, 16 instruções de máquina possíveis.
A saída do RI (parte do C.Op. é conectada ao decodificador d einstrução, para, justamente, ser determinada qual operação será executada.
OPÇÃO D
1 pt 4. Sabe-se que há dois métodos para endereçamento de células em uma memória do tipo RAM: direto (linear) e por matriz de duas dimensões (linha e coluna), sendo que, neste último, podem ser empregadas as modalidades de matriz quadrada ou retangular. No método linear (direto), há uma quantidade fixa de fios condutores de entrada do endereço no decodificador, com largura igual a do BE (barramento de endereços) e na saída uma quantidade igual a 2BE fios; já no método de linhas/colunas, há uma quantidade de fios de entrada em um multiplexador (igual a largura do BE) e do multiplexador é que saem fios para decodificadores de endereços de linha e de coluna. 
Sobre o assunto, assinale a opção considerada válida.
	usando-se o método de matriz de linha/coluna verifica-se que a quantidade total de fios de saída dos decodificadores de linha/coluna (soma dos dois) é maior quando se usa matriz retangular do que usando-se matriz quadrada
B) usando-se o método direto tem-se uma dupla desvantagem sobre o método de linha/coluna: a quantidade de fios de saída do decodificador no método linear é maior que no método L/C e o tempo de acesso também
C) o total de fios de saída do multiplexador no método direto é igual a 2 * 2BE, enquanto que no método de L/C é de 2D-L + 2D-C
D) o método linear só é usado em memórias com tecnologia DRAM, não sendo aplicável em memórias que usam tecnologia SRAM
E) o tempo de acesso em memórias que empregam o método de endereçamento de matriz L/C é proporcional a quantidade de acessos realizados entre a memória principal e memória secundária, o que não acontece com o método linear
Resp: Resposta:
Opção A – correto. Ex. de BE com 20 bits. Em quadrada tem-se 10 fios p/ L e 10 p/ C, dando 1024 + 1024 = 2048 fios. Em retangular há inúmeras opções, mas, p.ex. pode ser: (1) 12 fios p/ L e 8 p/ C ou (2) 16 fios p/ L e 4 p/ C. No caso (1) tem-se 4096 L e 256 C = 4352 e em (2) tem-se: 65536 fios L e 16 fios C , total de 65552 fios. Ambos bem maiores que os 2048 da matriz quadrada. 
Opção B – incorreto, pois, embora a 1ª parte esteja certa (quantidade de fios de saida do linear é maior que L/C, a 2ª parte está errada, pois o tempo de acesso do linear é MENOR que do L/C ( no linear só há um tempo de acesso, enquanto no L/C há um tempo para acesso à linha e um outro tempo para acesso da coluna).
Opção C – incorreto - total de fios de saida do linear é 2BE e não 2 * 2BE
Opção D – incorreto – o método linear é usado em memórias SRAM (cache) e não em DRAM (MP), devido ao custo de fios e espaço.
Opção E – incorreto – nada haver com memória secundária. Tempo é direto no acesso à memória seja para linear seja para L/C.
OPÇÃO A.
1 pt 5. Um determinado sistema de computação suporta memórias do tipo DRAM com palavras de 4 bits por célula e 4 “camadas” (também chamadas de pastilhas ou bancos), sendo que, cada camada armazena um dos 4 bits da célula. Para cada “camada”, saem 18 fios, através do barramento de endereços, até o registrador de endereços, e dele saem 9 fios para o MPX de Endereços de linha, e 9 fios para o Decodificador de coluna, resultando em 512 linhas * 512 colunas * 4 bits em cada célula.
Observe a imagem a seguir, referente ao texto acima:
Se a capacidade total da memória é obtida através do somatório da capacidade total de endereçamento com a palavra de cada célula em cada “camada”, ou banco, qual é a capacidade dessa MP em bits?
A - 256 Kbits
B - 512 Kbits
C - 1 Mbits
D - 4 Mbits
E - 9 Mbits
Resp: 1 célula = 4 bits 
Cada endereço é representado por um número de 18 algarismos (18 bits), sendo 9 bits para endereço de linha e 9 bits para endereços de coluna.
Capacidade total de bits será = total de endereços (TE) * largura de cada endereços (LE)
TE= 512 *512 = 29 * 29 = 218 = 256K endereços
LE = 4 bits (conforme enunciado)
Então, total de bits = 256K * 4 = 1M bits
OPÇÃO C
1 pt 6. Considere um sistema de computação que possui um processador interligado a uma memória cache e à memória principal, sendo a referida memória principal endereçável fisicamente por byte, com uma capacidade máxima de 128MB e a memória cache, com 64KB, é organizada em L linhas de 32B cada. Assinale a opção que contém, respectivamente, o tamanho, em bits, do bloco transferido da memória principal para a cache, sempre que ocorre uma falta (o dado
não é encontrado na cache), bem como o valor de L.
A) 32 e 2048
B) 64 e 2048
C 16 e 2048
D 32 e 4096
E 16 e 8192
Resposta: 
MP = 128MB. Como 128M = 227, então, cada endereço tem 27 bits de largura.
Cache = 64KB, tendo linhas (L), que são iguais a blocos (B) da MP, de 32B. 
A quantidade de linhas (L) = 64KB / 32B = 2K linhas ou 2048 linhas.
Se cada bloco tem 32 B e há um total de 2048 linhas, então, a opção correta é: 32 e 2048
OPÇÃO A
1 pt 7. Um computador é constituido de um sistema de armazenamento que compreende uma cache com dois níveis (L1 e L2). Suponha que 60% das referências à memória obtêm presença na cache nível 1, 35% na cache nível 2 e os 5% restantes não estão em cache (estão, consequentemente, em MP). Se os tempos de acesso são de 5 ns, 15 ns e 60 ns, respectivamente, qual é o tempo médio de acesso do sistema?
A) 13,75
B) 13,25
C) 11,25
D) 12,50
E) 12,75 
Resp O tempo médio será a media ponderada de acesso às 3 memórias. TM = ((5 x 60) + (15 x 35) + 60 x 5) )/100
(300 + 525 + 300) /100 = 1125 /100 = 11,25
OPÇÃO C
1 pt 8. Supondo um sistema de computação que possua memória principal, cujo endereçamento é realizado a nível de byte e que possua uma cache única e que, em dado momento o processador coloca o seguinte valor no barramento de endereços (BE):
					1111 1001 1100 1001 0001 0001
Suponha ainda que o sistema usa método de mapeamento associativo por conjunto de 8 vias, que a MP é vista pelo controle da cache como um conjunto de blocos de 64 Bytes e que são previstos sempre uma quantidade de 128 blocos em cada conjunto da cache. Considerando que o formato de endereço para acesso pelo controle da cache é:
			TAG - CONJUNTO - BYTE
quais são os bits que representam o campo “ Conjunto” do formato de endereço?
A) 11
B) 13
C) 24
D) 10
E)16
Resp: Total de bits = 24, 7 conjuntos de 4 bits cada).
Sâo divididos em: x bits para campo TAG mais y bits para campo CONJUNTO mais z bits para campo BYTE
Se são blocos/linhas de 64 Bytes (26 = 64), então z= 6 (campo Byte)
Se são 128 blocos por conjunto (27 = 128), então x = 7 (campo TAG).
Sobram 24 – 7 - 6 = 11 bits para y (campo conjunto.
OPÇÃO A
1 pt 9) Considerando as características e operações de microprocessadores, conforme verificado em arquiteturas de computadores, julgue as seguintes afirmações:
- o projeto de um microprocessador define que seu relógio (clock) opera com frequência de 2 GHz;
- nesse microcomputador o acesso à memória gasta dois ciclos (dois pulsos).
Quantos acessos são realizados à memória por segundo? 
A) 4 bilhóes
B) 1 bilhão
C) 2 bilhões
D) 0,5 bilhão
E) 0,25 bilhão
Resp: o relógio é gerador de 2GHz ou 2G pulsos por seg ou 2 bilhões de pulsos/seg.
Se cada acesso gasta 2 pulsos, então, a quantidade de acessos é 2 bilhões / 2 = 1 bilhão acessos por segundo.
OPÇÃO B
1 pt 10) Processadores capazes de endereçar até 16GB de memória RAM (endereçada a byte), e cujas instruções de máquina podem ser armazenadas em qualquer parte da memória, possuem um CI com largura de L bits. Qual o valor de L?
A) 29 bits
B) 32 bits
C) 24 bits
D) 28 bits
E) 34 bits
Resp: MP = 2BE e como MP = 16G endereços tem 16GB e cada endereço armazena UM byte), então é 234 e BE = 34 bits. Se cada endereço tem 34 bits e pode-se armazenar instruções em qualquer parte, o endereço de uma instrução deve ter 34 bits. Como o CI armazena endereço de instrução, então, CI = 34 bits. e L = 34 bits
OPÇÃO E