Lab-02_Guia-4_Simulação de ROM_com_FPGA_usando_Quartus-Prime

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Universidade Federal de Mato Grosso – UFMT
Faculdade de Arquitetura, Engenharia e Tecnologia – FAET
Departamento de Engenharia Elétrica
Microprocessadores
Prof. Nicolás Eusebio Cortez Ledesma
2019/2
Laboratório 02: 
Tutorial para sintetizar e simular uma ROM com FPGA
utilizando Quartus Prime
Microprocessadores – Eng. Elétrica - UFMT
ROM 16x4
• Abra o Quartus e selecione a opção File  New  New Quartus Prime Project.
clic
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• O Project Wizard será aberto. Siga o procedimento nas telas seguintes:
 Na tela Introduction, pressione Next para seguir à próxima tela.
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 Na tela Directory, Name, Top-Level Entity, escolha um diretório e de o nome esquemático
para o projeto. Pressione Next para seguir à próxima tela.
C:/uP/LABs/Lab-02/ROM
Proj_rom
Proj_rom
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 Na tela Project Type, mantenha a opção Empty project e pressione Next para seguir à
próxima tela.
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 Na tela Add Files, localize a pasta onde se encontra o arquivo rom_16x4.vhd.
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ROM 16x4
 Então, abrir o arquivo rom_16x4.vhd.
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ROM 16x4
 Pressione Next para seguir à próxima tela.
rom_16x4.vhd
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 Na tela Family, Device & Board Settings, selecione as seguintes opções para escolher a placa:
• Family: Cyclone IV E
• Device: All
• Package: Any
• Pin Count: 144
• Core speed grade: 8
• Name of device:
EP4CE6E22C8
Pressione Next para
seguir à próxima tela. 
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 Na tela EDA Tool Settings, é possível selecionar outras ferramentas para auxiliar no seu
projeto que não serão utilizadas aqui. Pressione Next para seguir à próxima tela.
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 Na tela Summary, pressione Finish para finalizar a criação do projeto.
C:\uP\LABs\Lab-02\ROM
Proj_rom
Proj_rom
EP4CE6E22C8
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Abrir
 Abrir o arquivo rom_16x4.vhd
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ROM 16x4
 Criar um símbolo para a ROM 16x4
clic
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 Iniciar a criação de um novo esquemático
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1
clic
New
Ctrl+N
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 Insira e conecte, com a memória, terminais de entras e saídas conforme mostrado:
 Use Symbol Tool: na pasta Project se encontra a memória rom_16x4;
 Use Pin Tool: para inserir terminais de entras ou saídas;
 Use Orthogonal Node Tool: para conectar dois componentes por meio de um fio;
 Use Orthogonal Bus Tool: para conectar dois componentes por meio de vários fios (barramento).
Symbol Tool
Pin Tool
Block Tool
Orthogonal
Node Tool
Orthogonal Bus 
Tool
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 Salve o esquemático usando o mesmo nome do projeto
 Compile o projeto:
Iniciar Compilação
Compilação com sucesso
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 Selecione a opção File  New  University Program VWF para abrir a janela de simulação
com formas de onda.
 Com o click do botão direito do mouse no canto extremo esquerdo (espaço branco abaixo de
Name), selecione Insert Node or Bus.
Clic
direito
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 A seguinte janela será aberta, onde a opção Node Finder deverá ser selecionada.
 Selecione a opção List para listar as entradas e saídas da sua entidade como nós. Em seguida, pressione
>> para selecionar todas os nós encontrados. Aperte OK em seguida.
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 Para modificar o zoom da janela:
 Definir o tempo total da simulação: menu Edit -> End Time... -> (Time: 6.5 µs) -> OK
 Definir a largura da grade de tempos: menú Edit -> Grid Size… -> (Period: 100.0 ns) -> OK
 Para definir os valores das entradas, conforme mostrado na figura do seguinte slide:
 CS: nível zero para a faixa de 0 até 3,2µs e nível um para a faixa de 3,2µs até 6,5µs
 Ender: para a faixa de 0 até 6,5µs utilize a ferramenta de contador, com períodos de 200 ns.
 Aperte Ctrl + S para salvar o arquivo de simulação ou selecione File  Save. Salve o arquivo
com o nome da entidade por default (Waveform.vwf). Está é a opção recomendada.
 Caso decida alterar o nome do script (ex.: Proj_ram.vwf). Deverá também selecionar
Simulation  Simulation Settings e realizar as modificações nos espaços grifados na figura
na aba VHDL, trocando Waveform por Proj_ram. Pressione Save.
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Os valores das entradas devem ser definidas conforme indicado na figura acima.
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Caso Waveform.vwf for aberto de outra pasta ou computador
 Open Simulation  Simulation Settings: Aribe o radio button Verilog e em seguida o radio
button VHDL, agora o botão
 Execute a simulação
Execute a Simulação
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 Confira os resultados
 Para fechar Projeto: File  Close Project
Operação de leitura
ROM habilitada